手頭上收藏有KX-5000在2017年發(fā)布時的PPT，很多人沒有這方面的資料或者知之甚少。這次發(fā)出來讓大家對國產(chǎn)X86 CPU有更多的了解。



KX-5000是兆芯在2017年12月28日發(fā)布 的產(chǎn)品，是當時國產(chǎn)CPU第一個做到雙通道DDR4以及PCIE 3.0的。
微架構方面，準確的說應該是以賽亞的魔改，官方說法是設計全過程由國內(nèi)團隊在本土完成。
KX-6000是KX-5000的換工藝提頻版，實際內(nèi)核（通常也稱微架構）和KX-5000應該是同一個。
下面是KX-5000的微加構PPT。內(nèi)容說明：
IPC+25%，是兆芯當時請賽普評測中心測試的，在相同版本的ICC編譯器和linux系統(tǒng)下進行的測試。ZXC是16.0分，KX-5000是19.9分，所在官方宣稱IPC提供25%。實際上geekbench測試的單核分數(shù)提升是29%左右，這個說法并不跨張。
單芯片性能提升140%，原來ZXC是4核，KX-5000是8核并且改善了單核性能以及多核互聯(lián)。SPECint2006_Rate分數(shù)是原來的2.4倍。

WuDaoKou（五道口）全新內(nèi)核：流水線從以賽亞的20級縮小至15級，增加了 X86 指令緩沖器，提供了更精確的循環(huán)緩沖功能，全新訪存單元，改進分支預測算法，改進亂序執(zhí)行算法等。這種幅度的改進，稱之為全新內(nèi)核完全不過份。

全新互聯(lián)：4核一個簇，簇內(nèi)部四核之間實現(xiàn)全互聯(lián)，簇與簇通過內(nèi)部總線互聯(lián)組成8核。全新的內(nèi)部多節(jié)點互聯(lián)總線（CPU簇到簇，簇到DDR，PCIE之間），GPU直連在總線上。相比上一代ZXC，DDR與GPU，PCIE等需要通過FSB總線連接到CPU上，KX-5000的內(nèi)存帶寬及延時等得到極大改進。
在片內(nèi)集成了DDR4與PCIE 3.0等高速IO，已經(jīng)達到了當時（2017年）的國際主流設計模式。
龍芯到2019年的3A4000仍無未能做到片內(nèi)集成PCIE3.0這樣的高速IO，透過HT總線在橋片內(nèi)布置的PCIE必然會受到HT總帶寬的影響，延時會也大很多。

KX-5000的整個系統(tǒng)架構圖，雖然內(nèi)部已經(jīng)集成了GPU和PCIE，但是這時候南橋仍然是獨立的。

KX-5000的設計版圖細節(jié)：

開發(fā)及驗證過程，請各位自行觀看，不再贅述：

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下面接著談KX-6000的

由于KX-6000是KX-5000的架構的換工藝提頻版，微架構方面兩者基本上是一致的。
其他方面變化：
1.增加了集成度，將南橋也集成到了CPU內(nèi)部，成為了單芯片結構。
2.減少了8個PCIE 3.0
3.使用兆芯使用開發(fā)的ZIP 2.0總線，增加了雙路互聯(lián)的支持，可以組成雙系統(tǒng)16核。

KX-6000/KH-30000上新增了兆芯自主開發(fā)的ZPI 2.0多路互聯(lián)總線，每路提供128Gbps

?2017年時，ZXC，KX-5000與i3及A10-7850的性能對比：

2018年9月，微型計算機雜志拿到KX-6000的樣機測試，與i5-7400的對比數(shù)據(jù)：

?有人說兆芯不能自己擴展指令集，將來發(fā)展會受到限制。然而事實上，兆芯KX-5000,KX-6000就已經(jīng)加上了自行擴展的國密算法指令集，說明兆芯沒有這方面的限制。

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兆芯某段招聘視頻上流出來的KX-6000晶體管數(shù)量為20億。

（PS：刑啊，這都能扒出來）