1、層疊設計與同層串擾

很多時候，串擾超標的根源就來自于層疊設計。也就是我們第一篇文章說的設計上先天不足，后面糾正起來會比較困難。

講到層疊對串擾的影響，這里有另一張圖片，和上文提到的參考平面的圖片一脈相承。我們能看到，層間距離H是影響串擾的關鍵因素。當D=3H的時候，不考慮K的話，串擾大約在10%左右。這也是所謂3H原則的由來吧，我們在了解串擾之后，就需要把3W原則改為3H原則了。

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從上圖還可以留意到，如果要減小串擾的話，可以減小H或者增大D。只不過H太小，為了控制阻抗，線寬也會相應變小，增大加工難度，或者增加了導體損耗。而增大D，當然會受到布線空間的約束。所以我們一直提倡的，PCB設計是權(quán)衡的藝術(shù)，而權(quán)衡的技巧，就來自于對理論的深入理解，以及適當?shù)墓こ塘炕芰Α?br/>

2、層疊設計與層間串擾

提到權(quán)衡，就必須講一下現(xiàn)在各種規(guī)則里面提的比較多的雙帶線，也就是Dualstripline結(jié)構(gòu)。各大公司對Dualstripline的設計都會制定非常詳細的設計規(guī)則。

以Intel的Purley平臺規(guī)則為例，為了降低成本，雙帶線結(jié)構(gòu)經(jīng)常被采用，要注意層間串擾。推薦的層疊可以看到，L2~L5之間構(gòu)成雙帶線結(jié)構(gòu)，L3和L4之間的距離是10mil，而L2到L3以及L4到L5是3mil，從層疊的源頭來控制層間串擾。

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具體的設計建議中，還提出用30度夾角來規(guī)避雙帶線結(jié)構(gòu)層間串擾的方法。以及使用Jogging的方式來平衡串擾。下圖就是我們針對這些不同的走線方式做的測試板。

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一直關注高速先生的朋友，都知道我們經(jīng)常會做一些測試板來驗證各種走線細節(jié)的差異。我們通過驗證分析，比較有把握的結(jié)論都已經(jīng)陸續(xù)在研討會Paper以及高速先生的文章中進行分享。還有一些結(jié)論，要么是我們也還有困惑，要么就是結(jié)論還不夠充分，我們還會繼續(xù)深入研究。雙帶線的30度夾角以及Jogging走線就屬于我們認為還不夠充分，也還有些疑惑的Item。所以這次就不公開發(fā)表結(jié)論了。

Anyway，雙帶線的層間串擾是業(yè)內(nèi)都關心的問題，這樣的結(jié)構(gòu)，層疊設計非常重要，從一開始就要做好規(guī)劃。

問題來了~?

大家回顧下第一張圖片，串擾的大小和D以及H相關，假設有個板子，如果層間距離，也就是H是5mil，然后我們走線線寬6mil，間距9mil的時候，D=15mil；如果我們僅僅把線寬增大到8mil，間距變成了7mil，這時候D還是=15mil。按照第一張圖片的公式，兩種情況的串擾好像是一樣的？大家怎么看待這個問題？

文 | 吳均??? 一博科技高速先生團隊隊員長
公眾號：高速先生