本題鏈接：

https://hdlbits.01xz.net/wiki/Mt2015_muxdff

摘自ECE253 2015年期中問題5

思考下面的時序電路：

如果要為這個電路實現(xiàn)分層 Verilog 代碼，那么需要使用一個子模塊的三個實例，該子模塊中有一個觸發(fā)器和多路復用器。為這個子模塊編寫一個名為 top _ module 的 (包含一個觸發(fā)器和多路復用器)Verilog 模塊。

題目

答案

順序塊用關鍵字 begin 和 end 來表示。

順序塊中的語句是一條條執(zhí)行的。當然，非阻塞賦值除外。

順序塊中每條語句的時延總是與其前面語句執(zhí)行的時間相關。

參考內(nèi)容：

4.4 Verilog 語句塊?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html