HDLBits (89) — D觸發(fā)器
2022-04-02 00:36 作者:僚機(jī)Wingplane | 我要投稿
本題鏈接：
https://hdlbits.01xz.net/wiki/Exams/m2014_q4c
實(shí)現(xiàn)以下電路：
題目
答案
順序塊用關(guān)鍵字 begin 和 end 來(lái)表示。
順序塊中的語(yǔ)句是一條條執(zhí)行的。當(dāng)然，非阻塞賦值除外。
順序塊中每條語(yǔ)句的時(shí)延總是與其前面語(yǔ)句執(zhí)行的時(shí)間相關(guān)。
參考內(nèi)容：
4.4 Verilog 語(yǔ)句塊?| 菜鳥教程：
https://www.runoob.com/w3cnote/verilog-statements-block.html
標(biāo)簽：
