數(shù)字IC設(shè)計(jì)基本上都要學(xué)習(xí)Verilog，這是從業(yè)者的基本功，在數(shù)字IC設(shè)計(jì)崗位面試中就時(shí)常會(huì)問到verilog的一些問題。

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?《經(jīng)典Verilog100多個(gè)代碼案例》

?《Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程》

今天為大家分享《Verilog語言簡介(數(shù)字邏輯課程筆記）》，干貨滿滿，點(diǎn)贊收藏。

概念

Verilog是一種硬件描述語言：用形式化方法（文本形式）來描述和設(shè)計(jì)數(shù)字電路和數(shù)字系統(tǒng)的高級(jí)模塊化語言。可編寫設(shè)計(jì)文件、建立電路模型、編寫測試文件進(jìn)行仿真。

數(shù)據(jù)類型

1.變量值

0：代表邏輯0或否條件；在電路中一般是低電平

1：代表邏輯1或真條件；在電路中是高電平

X：代表未知的邏輯值（可能為0或1）；一般是寄存器類型（reg)未初始化

Z：代表一個(gè)高阻態(tài)；是線型（wire）變量未接驅(qū)動(dòng)

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2.wire & reg

wire:?線網(wǎng)；?用來表示硬件單元之間的物理連線

reg:?寄存器；?用來表示存儲(chǔ)單元

3.向量vector

標(biāo)量Scalar：?1-bit位寬的線網(wǎng)或寄存器類型

向量Vector：n-bit位寬的線網(wǎng)或寄存器類型

4.數(shù)組Array

在Verilog中允許聲明reg, wire, integer, time, real及其向量類型的數(shù)組

存儲(chǔ)器：寄存器數(shù)組模擬存儲(chǔ)器，可用來描述RAM或ROM的行為

5.其他類型

integer:?32位寬的通用整型變量，可在對(duì)硬件建模時(shí)用于其他目的（可綜合）

time:?無符號(hào)64位寬，可用于存儲(chǔ)仿真時(shí)間量以進(jìn)行仿真調(diào)試，realtime變量時(shí)將時(shí)間存儲(chǔ)為浮點(diǎn)數(shù)（不可綜合）

real：實(shí)數(shù)變量，可存儲(chǔ)浮點(diǎn)值， 可以與integer和reg相同的方式進(jìn)行賦值（不可綜合）

string：字符串，存儲(chǔ)在reg中， reg變量的寬度必須足夠大以容納字符串（可綜合）

模塊構(gòu)建

Verilog的基本設(shè)計(jì)單元是模塊。

模塊由四個(gè)主要部分組成：

端口定義：module 模塊名（端口1，端口2，…）

I/O說明：包括輸入（input）、輸出（output）和雙向（inout）

信號(hào)類型聲明：聲明信號(hào)的數(shù)據(jù)類型和函數(shù)聲明wire，reg，integer，real，time

功能描述：用來描述設(shè)計(jì)模塊的內(nèi)部結(jié)構(gòu)和模塊端口間的邏輯關(guān)系。常用assign語句、always塊語句等方法實(shí)現(xiàn)

模塊是一個(gè)具有特定功能的設(shè)計(jì)單元，在電路綜合時(shí)模塊會(huì)被轉(zhuǎn)換為相應(yīng)的數(shù)字電路
給定模塊一組輸入，模塊會(huì)返回一組輸出，這意味著模塊可以被重復(fù)使用，由此來實(shí)現(xiàn)更復(fù)雜的電路
按照如下形式來實(shí)例化模塊：

操作符

操作符也稱運(yùn)算符, 是Verilog HDL預(yù)定義的函數(shù)符號(hào)。

●?在邏輯運(yùn)算中，如果操作數(shù)不止一位，應(yīng)將操作數(shù)作為一個(gè)整體來對(duì)待；

●?兩個(gè)不同長度的操作數(shù)進(jìn)行位運(yùn)算時(shí)，將自動(dòng)按右端對(duì)齊，位數(shù)少的操作數(shù)會(huì)在高位用0補(bǔ)齊。

●?關(guān)系運(yùn)算符優(yōu)先級(jí)低于算術(shù)運(yùn)算符，返回結(jié)果為邏輯值，0或1或x；

●?等于運(yùn)算符(= =)和全等運(yùn)算符(===)的區(qū)別: 使用等于運(yùn)算符時(shí)，兩個(gè)操作數(shù)必須逐位相等，結(jié)果才為1，若某些位為x或z，則結(jié)果為x；使用全等運(yùn)算符時(shí)，若兩個(gè)操作數(shù)的相應(yīng)位形式上完全一致，則結(jié)果為1，否則為0.

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