verilog學(xué)習(xí)記錄（180題）
2023-04-03 23:32 作者:sjenixnkendnjdb | 我要投稿
0、
0. Getting Started
Practice:?Build a circuit with no inputs and one output. That output should always drive 1 (or logic high).
翻譯：創(chuàng)建一個輸出為1的電路
module top_module( output one );
assign one = 1;
endmodule
標(biāo)簽：
