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1、本節(jié)主要介紹，時(shí)序邏輯的代碼，一般有兩種：同步復(fù)位時(shí)序邏輯和異步復(fù)位時(shí)序邏輯（本教學(xué)統(tǒng)一采用異步時(shí)鐘邏輯）；D型觸發(fā)器的介紹，包括：D觸發(fā)器的結(jié)構(gòu)、波形、代碼以及如何看FPGA波形；時(shí)鐘的介紹，時(shí)鐘的意義，時(shí)鐘頻率和時(shí)鐘周期的換算；時(shí)序邏輯代碼和硬件的關(guān)系，即評(píng)估verilog代碼好壞的最基本標(biāo)準(zhǔn)，不是看代碼行數(shù)而是看硬件；阻塞賦值和非阻塞賦值，前者位順序賦值，后者位同時(shí)賦值。
2、這是ALTERA和VIVADO文檔

6.3?時(shí)鐘

時(shí)鐘信號(hào)是每隔固定時(shí)間上下變化的信號(hào)。本次上升沿和上一次上升沿之間占用的時(shí)間就是時(shí)鐘周期，其倒數(shù)為時(shí)鐘頻率。

高電平占整個(gè)時(shí)鐘周期的時(shí)間，被稱為占空比。

FPGA中時(shí)鐘的占空比一般是50%，即高電平時(shí)間和低電平時(shí)間一樣。其實(shí)占空比在FPGA內(nèi)部沒有太大的意義，

因?yàn)镕PGA使用的是時(shí)鐘上升沿來觸發(fā)，設(shè)計(jì)師們更加關(guān)心的是時(shí)鐘頻率。

如果時(shí)鐘的上升沿每秒出現(xiàn)一次，說明時(shí)鐘的時(shí)鐘周期為1秒，時(shí)鐘頻率為1Hz。如果時(shí)鐘的上升沿每1毫秒出現(xiàn)一次，

說明時(shí)鐘的時(shí)鐘周期為1毫秒，時(shí)鐘頻率為1000Hz，或?qū)懗?kHz。

現(xiàn)在普通FPGA器件所支持的時(shí)鐘頻率范圍一般不超過150M，高端器件一般不超過700M（注意，該值為經(jīng)驗(yàn)值，

實(shí)際時(shí)鐘的頻率與其具體器件和設(shè)計(jì)電路有關(guān)），所對(duì)應(yīng)的時(shí)鐘周期在納秒級(jí)范圍。

因此在本教材中所有案例的時(shí)鐘頻率一般選定范圍是幾十至一百M(fèi)左右。

下面列出本教材常用到的時(shí)鐘頻率以及所對(duì)應(yīng)的時(shí)鐘周期，方便讀者進(jìn)行換算。

表1.3- 11常用時(shí)鐘頻率及其對(duì)應(yīng)時(shí)鐘周期

時(shí)鐘是FPGA中最重要的信號(hào)，其他所有信號(hào)在時(shí)鐘的上升沿統(tǒng)一變化，這就像軍隊(duì)里的令旗，

所有軍隊(duì)在看到令旗到來的時(shí)刻執(zhí)行已經(jīng)設(shè)定好的命令。

時(shí)鐘這塊令旗影響著整體電路的穩(wěn)定。首先，時(shí)鐘要非常穩(wěn)定地進(jìn)行跳動(dòng)。就如軍隊(duì)令旗，

如果時(shí)快時(shí)慢就會(huì)讓人無所適從，容易出錯(cuò)。而如果令旗非常穩(wěn)定，每個(gè)人都知道令旗的指揮周期，

就可以判斷令旗到來前是否可以完成任務(wù)，如果無法完成則進(jìn)行改正（修改代碼），從而避免系統(tǒng)出錯(cuò)。

其次，一個(gè)高效的軍隊(duì)中令旗越少越好，如果不同部隊(duì)對(duì)標(biāo)不同的令旗，那么部隊(duì)協(xié)作就容易出現(xiàn)問題，

整個(gè)軍隊(duì)無法高效的完成工作，容易出現(xiàn)錯(cuò)誤。同樣的道理，F(xiàn)PGA系統(tǒng)的時(shí)鐘必定是越少越好，

最好只存在一個(gè)時(shí)鐘。這也是要求讀者不要把信號(hào)放在時(shí)序邏輯敏感列表的原因。

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