本題鏈接：

https://hdlbits.01xz.net/wiki/Exams/2013_q2afsm

思考如下圖所示狀態(tài)圖描述的 FSM：

該有限狀態(tài)機(jī)充當(dāng)仲裁電路，控制三個請求設(shè)備對某種類型資源的訪問。 每個設(shè)備通過設(shè)置信號 r[i] = 1 來請求資源，其中 r[i] 是 r[1]、r[2] 或 r[3]。 ?r[i]?對應(yīng)的是有限狀態(tài)機(jī)的輸入信號，分別代表三個設(shè)備之一。 只要沒有請求，有限狀態(tài)機(jī)就會始終保持在狀態(tài) A。 當(dāng)一個或多個請求發(fā)出時，有限狀態(tài)機(jī)會決定哪個設(shè)備接收到使用資源的授權(quán)，并將該設(shè)備的 g[i] 信號更改為設(shè)置為 1 的狀態(tài)。?g[i] 對應(yīng)的是有限狀態(tài)機(jī)的輸出。 這里有一個優(yōu)先級系統(tǒng)，設(shè)備 1 的優(yōu)先級高于設(shè)備 2，而設(shè)備 3 的優(yōu)先級最低。 因此例如當(dāng)有限狀態(tài)機(jī)處于狀態(tài) A 時，如果設(shè)備 3 是唯一發(fā)出請求的設(shè)備，則設(shè)備 3 將僅接收授權(quán)。一旦設(shè)備 i 被有限狀態(tài)機(jī)授權(quán)，該設(shè)備將繼續(xù)接收授權(quán) 只要它的請求，即 r[i] = 1。

編寫表示此有限狀態(tài)機(jī)的完整 Verilog 代碼。 如上圖所示，對狀態(tài)表和狀態(tài)觸發(fā)器使用單獨(dú)的 always 塊。 使用連續(xù)賦值語句或 always 塊（由你自行決定）描述有限狀態(tài)機(jī)輸出 g[i]。 分配你希望使用的任何代碼塊。

題目

答案

輸出波形

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機(jī)，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。狀態(tài)機(jī)不僅是一種電路的描述工具，而且也是一種思想方法，在電路設(shè)計的系統(tǒng)級和 RTL 級有著廣泛的應(yīng)用。

Verilog 中狀態(tài)機(jī)主要用于同步時序邏輯的設(shè)計，能夠在有限個狀態(tài)之間按一定要求和規(guī)律切換時序電路的狀態(tài)。狀態(tài)的切換方向不但取決于各個輸入值，還取決于當(dāng)前所在狀態(tài)。狀態(tài)機(jī)可分為 2 類：Moore?狀態(tài)機(jī)和?Mealy?狀態(tài)機(jī)。

參考內(nèi)容：

6.3 Verilog 狀態(tài)機(jī)?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-fsm.html