本題鏈接：

https://hdlbits.01xz.net/wiki/Exams/2012_q2fsm

考慮如下所示的狀態(tài)圖。

編寫表示此有限狀態(tài)機(jī)的 Verilog 代碼。 就像在前面所示做的那樣，對狀態(tài)表和狀態(tài)觸發(fā)器使用單獨(dú)的 always 塊。 使用連續(xù)賦值語句或 always 塊（由你自行決定）描述有限狀態(tài)機(jī)輸出?z。 你可以 assign 希望使用的任何代碼塊。

題目

答案

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機(jī)，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。狀態(tài)機(jī)不僅是一種電路的描述工具，而且也是一種思想方法，在電路設(shè)計的系統(tǒng)級和 RTL 級有著廣泛的應(yīng)用。

Verilog 中狀態(tài)機(jī)主要用于同步時序邏輯的設(shè)計，能夠在有限個狀態(tài)之間按一定要求和規(guī)律切換時序電路的狀態(tài)。狀態(tài)的切換方向不但取決于各個輸入值，還取決于當(dāng)前所在狀態(tài)。狀態(tài)機(jī)可分為 2 類：Moore?狀態(tài)機(jī)和?Mealy?狀態(tài)機(jī)。

參考內(nèi)容：

6.3 Verilog 狀態(tài)機(jī)?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-fsm.html