【芯片論文】AMD Zen架構(gòu)

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科學(xué)技術(shù)是第一生產(chǎn)力

1. AMD Zen1

AMD 的下一代高性能 x86 核心代號為“Zen”，面向服務(wù)器、桌面和移動客戶端應(yīng)用程序。采用 Global Foundries 的節(jié)能?14nm LPP FinFET 工藝，44mm2 Zen 核心復(fù)合單元 (CCX) 具有 1.4B 晶體管，并包含共享的 8MB L3 緩存和四個核心（圖 3.2.7）。7mm2 Zen 內(nèi)核包含專用的 0.5MB L2 緩存、32KB L1 數(shù)據(jù)緩存和 64KB L1 指令緩存。每個內(nèi)核都有一個數(shù)字低壓差 (LDO) 穩(wěn)壓器和數(shù)字頻率合成器 (DFS)，可在不同電源狀態(tài)下獨(dú)立改變頻率和電壓。

可擴(kuò)展的單 Zen 核心結(jié)合了低功耗和高性能，取代了 AMD 當(dāng)前的雙核產(chǎn)品組合。從頭開始構(gòu)建的 Zen 架構(gòu)將每個時鐘周期的指令提高了 40%，而無需增加 Excavator (XV) 的性能，并引入了同步多線程，允許每個 CCX 有 8 個活動線程。與 XV 相比，Zen?將問題寬度和執(zhí)行資源增加了 150%，指令調(diào)度程序窗口增加了 175%。168 個條目的整數(shù)寄存器文件有 12 個讀取端口和 6 個寫入端口。整數(shù)單元可以執(zhí)行四個ALU操作和兩個AGU操作，而128b FPU可以執(zhí)行兩個MUL操作和兩個ADD操作。L2 緩存支持每個方向 32B/周期的整體帶寬，與上一代相比，L2 延遲有所降低。L3 在所有內(nèi)核斷電的情況下運(yùn)行并自行刷新，這在多 CCX SoC 配置中被證明是無價(jià)的。L3 緩存帶寬為單核每個方向 32B/周期，四核每個方向 128B/周期。L3 在功率優(yōu)化結(jié)構(gòu)中包含一個重復(fù)的 L2 標(biāo)簽，以過濾到核心的事務(wù)。單線程功率范圍從 <1W 到 8W，因?yàn)?Zen 將交流電容 (Cac) 比 XV 降低了 >15%，平均工作負(fù)載類似于 SpecInt06 基準(zhǔn)。該團(tuán)隊(duì)強(qiáng)調(diào)電源效率，跨各種工作負(fù)載和流程點(diǎn)仔細(xì)優(yōu)化 Cac。Zen 添加了一個存儲解碼指令的操作緩存，這增加了操作/周期并通過減少有效管道長度來節(jié)省功耗。

2. AMD Zen2

AMD 下一代高效核心代號為“Zen 2”，采用 x86-64 設(shè)計(jì)，采用節(jié)能的臺積電?7nm FinFET 工藝制造。與 AMD 的上一代核心（代號為“Zen”[1]）類似，該版本中具有 4 個核心的核心復(fù)合單元（CCX）（圖 2.1.1）廣泛用于客戶端、半定制、嵌入式和 服務(wù)器細(xì)分市場。475M 晶體管核心片尺寸為 7.83mm2，具有 0.5MB 二級緩存和 4MB 共享三級緩存。該設(shè)計(jì)采用新的定制電路和存儲器設(shè)計(jì)技術(shù)來實(shí)現(xiàn)指定的性能和功耗。

Zen 2 設(shè)計(jì)比 Zen（圖 2.1.2）有許多設(shè)計(jì)改進(jìn)，包括平均單線程應(yīng)用程序的每周期指令 (IPC) 提高 15%，同時降低技術(shù)中立的每周期開關(guān)電容（ CAC）9%。前端采用新的分支預(yù)測方法，分支目標(biāo)容量增加近一倍。整數(shù)物理寄存器文件將其條目從 168 個增加到 180 個。地址生成單元可以調(diào)度 3 個存儲 AGEN，而 Zen 上只能調(diào)度 2 個。整數(shù)調(diào)度器從 84 個條目增加到 92 個條目，并且退出重新排序緩沖區(qū)從 192 個條目增加到 224 個條目。這些架構(gòu)增強(qiáng)在各種工作負(fù)載上產(chǎn)生了有意義的 IPC 改進(jìn)，而不會導(dǎo)致動態(tài)功耗成比例增加，從而帶來更好的性能功耗比。

3. AMD Zen3

“Zen 3”是 AMD Zen 系列微處理器中首次重大微架構(gòu)重新設(shè)計(jì)。鑒于與上一代“Zen 2”核心[1]相同的7納米工藝技術(shù)以及相同的平臺基礎(chǔ)設(shè)施，“Zen 3”的主要設(shè)計(jì)目標(biāo)是提供：1)?每周期指令 (IPC) 顯著提升，2)?頻率顯著提升，3)?電源效率持續(xù)提高。核心復(fù)合體單元（CCX）由 8 個“Zen 3”核心組成，每個核心具有 0.5MB 私有 L2 緩存和 32MB 共享 L3 緩存。除了 IPC 和頻率改進(jìn)之外，在上一代中增加 4 核和 16MB L3 還可以提供額外的性能提升。圖 2.7.1 所示的“Zen 3”CCX 包含 68mm2 的 4.08B 晶體管，廣泛應(yīng)用于客戶端、服務(wù)器和嵌入式細(xì)分市場。

高級框圖如圖2.7.2所示。前端有最多的更改，包括2倍大的L1 Branch-Target-Buffer (BTB)，有1024個條目。通過消除預(yù)測分支上的管道氣泡，提高分支預(yù)測器帶寬，更快地從錯誤預(yù)測的分支中恢復(fù)，以及更快的運(yùn)算緩存提取排序。在執(zhí)行核中，整數(shù)單元問題寬度從7個增加到10個，包括專用分支和存儲管道。重排序緩沖區(qū)增加了32個條目，達(dá)到256個，而在浮點(diǎn)單元中，問題寬度從4個增加到6個，F(xiàn)MAC延遲從5個減少到4個周期。在負(fù)載-存儲單元中，最大負(fù)載帶寬和存儲帶寬分別增加了1到3和2，并且通過增加4個表漫步器增強(qiáng)了翻譯暫存緩沖區(qū)(TLB)，使其總數(shù)達(dá)到6個?？傮w而言，在25個單線程行業(yè)基準(zhǔn)測試和游戲應(yīng)用程序中，“Zen 3”內(nèi)核比“Zen 2”提供了+19%的平均IPC提升，一些游戲的表現(xiàn)超過了+30%[2]。

4. AMD Zen4

“Zen 4”是 AMD 的下一代 x86-64 微處理器核心，采用?5nm FinFET 工藝制造。設(shè)計(jì)團(tuán)隊(duì)和臺積電之間的密切合作實(shí)現(xiàn)了相對于“Zen 3”使用的 7nm 工藝的優(yōu)化工藝和出色的工藝擴(kuò)展[1]。如圖 2.1.1 所示，55mm2 核心復(fù)合體 (CCX) 在 8 個核心上包含 6.5B 晶體管，與上一代的 8 核心 CCX 類似。每個核心包含 1MB 私有二級緩存，是上一代的兩倍，八個核心共享 32MB 三級緩存。與“Zen 3”相比，該設(shè)計(jì)還提供了過程中立的性能提升：每周期指令數(shù) (IPC) 增加，物理設(shè)計(jì)提高了與進(jìn)程無關(guān)的頻率，并進(jìn)行了一些更改以提高電源效率，從而最大限度地提高多線程工作負(fù)載中的單線程性能和每瓦性能。對核心微架構(gòu)的增量改進(jìn)使得平均單線程桌面應(yīng)用程序的 IPC 比上一代提高了 13%。“Zen 4”核心的運(yùn)行頻率高達(dá) 5.7GHz，單線程性能比一代提升了 29% 以上。

圖2.1.2顯示了Zen 4架構(gòu)的框圖。最多可以分派六個整數(shù)操作，最多支持三個負(fù)載和兩個存儲，并且分支預(yù)測精度比“Zen 3”有所提高。該設(shè)計(jì)還增加了整個核心的緩沖區(qū)大小。結(jié)構(gòu)大小的增加包括更大的指令操作緩存、退役隊(duì)列和整數(shù)寄存器文件。浮點(diǎn)寄存器文件大小也增加了，并且使用256b數(shù)據(jù)路徑增加了對512b高級矢量擴(kuò)展(AVX 512)浮點(diǎn)指令的節(jié)能支持。通過添加部分寫入一級數(shù)據(jù)緩存項(xiàng)的能力，可以減少一級數(shù)據(jù)緩存銀行沖突。對dcache存儲陣列中使用的標(biāo)準(zhǔn)單元進(jìn)行布局優(yōu)化，將與添加部分寫入功能相關(guān)的面積成本降低了20%以上。

參考文獻(xiàn)

Zen：下一代高性能×86核心：https://ieeexplore.ieee.org/document/7870256

Zen 2：AMD 7nm節(jié)能高性能x86-64微處理器核心：https://ieeexplore.ieee.org/document/9063113

Zen 3：AMD 第二代 7nm x86-64 微處理器核心：https://ieeexplore.ieee.org/document/9731678

Zen 4：AMD 5nm 5.7GHz x86-64 微處理器核心：https://ieeexplore.ieee.org/document/10067540

編輯于 2023-09-25 23:57

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