本題鏈接：

https://hdlbits.01xz.net/wiki/Sim/circuit10

這是一個時序電路。 該電路由組合邏輯和一位存儲器（即一個觸發(fā)器）組成。 通過輸出狀態(tài)來觀察觸發(fā)器的輸出。

閱讀仿真波形來確定電路的作用，然后實現(xiàn)它。

題目

答案

輸出波形

未知電路

非阻塞賦值屬于并行執(zhí)行語句，即下一條語句的執(zhí)行和當(dāng)前語句的執(zhí)行是同時進(jìn)行的，它不會阻塞位于同一個語句塊中后面語句的執(zhí)行。

非阻塞賦值語句使用小于等于號?<=?作為賦值符。

條件（if）語句用于控制執(zhí)行語句要根據(jù)條件判斷來確定是否執(zhí)行。

條件語句用關(guān)鍵字 if 和 else 來聲明，條件表達(dá)式必須在圓括號中。

條件語句使用結(jié)構(gòu)說明如下：

• if 語句執(zhí)行時，如果 condition1 為真，則執(zhí)行 true_statement1 ；如果 condition1 為假，condition2 為真，則執(zhí)行 true_statement2；依次類推。

• else if 與 else 結(jié)構(gòu)可以省略，即可以只有一個 if 條件判斷和一組執(zhí)行語句 ture_statement1 就可以構(gòu)成一個執(zhí)行過程。

• else if 可以疊加多個，不僅限于 1 或 2 個。

• ture_statement1 等執(zhí)行語句可以是一條語句，也可以是多條。如果是多條執(zhí)行語句，則需要用 begin 與 end 關(guān)鍵字進(jìn)行說明。

參考內(nèi)容：

4.2 Verilog 過程賦值 | 菜鳥教程 (runoob.com)

https://www.runoob.com/w3cnote/verilog-process-assign.html

4.5 Verilog 條件語句 | 菜鳥教程 (runoob.com)：

https://www.runoob.com/w3cnote/verilog-condition-statement.html