1.電源處理

?如果電源設計時沒有經過認真考慮，則使得電源電壓很容易產生錯誤的輸出和噪聲，這會進一步影響到RF電路的性能，使用不同分支的電源線，為射頻芯片的電源引腳供電。每個電源引腳使用獨立的引線在引腳之間提供了空間上的隔離，有利于減小它們之間的耦合。另外，每個電源引腳都要做好充分的去藕濾波。

?去耦電容存在一定的寄生電感。事實上，電容等效為一個串聯(lián)的RLC 電路，因此有一個自激振蕩頻率，電容在低于這個頻率時起主導作用，但在大于自激振蕩頻率時則失去電容的功能而變成了一個電感器件。由此可見，電容器只是在頻率接近或低于其自激振蕩頻率時才具有去耦作用，在這些頻點電容表現(xiàn)為低阻抗。理解這些概念有助于我們在PCB設計中去優(yōu)化處理那些去藕電容的設計。

?射頻模塊對電源噪聲比較敏感，所需電流也不大，因此不宜采取平面供電，而是采取走險的方式來供電。這和數(shù)字電源系統(tǒng)不同在射頻和高速PCB設計中所有的信號地以最短的路徑連接到地層非常關鍵，過孔主要呈現(xiàn)為感性，對于RF電路的接地孔本著永遠不共用的原則。一個1.6mm 深、孔徑為0.2mm 的過孔具有大約1—3nH 的電感，在2.5GHz/5.0GHz 的頻率時其等效電抗大約為12Ω 和24Ω。因此，一個接地過孔并不能夠為RF 信號提供真正的接地，對于高品質的電路板設計，應該在RF 電路部分提供盡可能多的接地過孔，特別是對于那些需要有大面積接地的IC ，其封裝中的裸露接地焊盤要做好充分接地。不良的接地會出現(xiàn)許多不希望的問題，如產生有害的輻射，降低增益和噪聲系數(shù)指標。不僅僅是電容應該所有的接地都不共用一個過孔，如果去耦電容使用了同一接地過孔，由于過孔的電感效應，這些連接點的過孔將會承載來自兩個電源的全部RF 干擾，不僅喪失了去耦電容的功能，而且還為系統(tǒng)中的級間噪聲耦合提供了另外一條通路。

1.1?無LDO、小功率模塊

?由于模塊內未內置LDO，使用者必須嚴格按照對應的射頻芯片的供電要求來處理電源。

一般看情況下我司更推薦將電源波紋控制在20mV（峰峰值）以內，若現(xiàn)場情況復雜不得超過30mV（峰峰值）。

1.2?有LDO、小功率模塊

?由于模塊內已內置LDO，使用者必須嚴格按照對應的模塊的供電要求來處理電源。

一般看情況下我司更推薦將電源波紋控制在20mV（峰峰值）以內，若現(xiàn)場情況復雜不得超過30mV（峰峰值）。

1.3.無LDO、大功率模塊

?由于模塊內未內置LDO，使用者必須嚴格按照對應的射頻芯片的供電要求來處理電源。由于該模塊需要較大的發(fā)射電流，需要驗證供電電路的帶載能力。

一般看情況下我司更推薦將電源波紋控制在20mV（峰峰值）以內，若現(xiàn)場情況復雜不得超過30mV（峰峰值）。

1.4.有LDO、大功率模塊

?由于模塊內已內置LDO，使用者必須嚴格按照對應的模塊的供電要求來處理電源。由于該模塊需要較大的發(fā)射電流，需要驗證供電電路的帶載能力。

一般看情況下我司更推薦將電源波紋控制在20mV（峰峰值）以內，若現(xiàn)場情況復雜不得超過30mV（峰峰值）。

-2.走線方式

模塊應盡量遠離電源、變壓器、高頻走線等電磁干擾較大的部分。

高頻數(shù)字走線、高頻模擬走線、電源走線必須避開模塊下方，若實在不得已需要經過模塊下方，假設模塊焊接在Top Layer，在模塊接觸部分的Top Layer鋪地銅（全部鋪銅并良好接地），必須靠近模塊數(shù)字部分并走線在Bottom Layer。

2.1.典型錯誤

2.1.1.錯誤的走線方式一：

?如圖所示，假設模塊焊接或放置在Top Layer，在Bottom Layer或者其他層隨意走線也是錯誤的，會在不同程度影響模塊的雜散以及接收靈敏度。 ?

2.1.2.錯誤的走線方式二：

?如圖所示，假設模塊周圍有存在較大電磁干擾的器件也會極大影響模塊的性能，跟據干擾的強度建議適當遠離模塊，若情況允許可以做適當?shù)母綦x與屏蔽。

2.1.3.錯誤的走線方式三：

?如圖所示，假設模塊周圍有存在較大電磁干擾的走線（高頻數(shù)字、高頻模擬、電源走線）也會極大影響模塊的性能，跟據干擾的強度建議適當遠離模塊，若情況允許可以做適當?shù)母綦x與屏蔽。

2.1.4.錯誤的走線方式四：

?如圖所示，含板載天線的模塊板載天線周圍盡可能不要有走線以及鋪銅，這樣會極大影響通信效果，并讓整機電磁兼容變得很不可靠。 ?

2.2.時鐘電路布線

?時鐘電路要優(yōu)先考慮，要多琢磨布局的方式，根據實際條件嘗試多種方法。優(yōu)先考慮參考時鐘線路的布線，使參考時鐘輸出到達器件引腳的路線要盡量短，對時鐘線盡量采取保護地。同層和相鄰層不能有走線與時鐘線在位置上近距離平行，在高密度PCB設計時相鄰層很容易被人忽略，如果時鐘線走在內層最好其上下都為GND，特別要妥善處理好參考時鐘線路與功放電源線和射頻單元邏輯控制電源線之間的位置。不要選電源平面作為回流參考平面。時鐘電路中的寄生電容應該盡量避免和消除，時鐘線路接地布線最忌諱的是在未到達主地之前與屏蔽體的地或鎖相環(huán)的地互連，同時盡量避免孤島型地的存在，如果可能就優(yōu)先采取單點直到主地的方法。