Verilog HDL（簡稱 Verilog ）是一種硬件描述語言，用于數(shù)字電路的系統(tǒng)設計?？蓪λ惴?、門級、開關級等多種抽象設計層次進行建模。

Verilog 繼承了 C 語言的多種操作符和結構，與另一種硬件描述語言 VHDL 相比，語法不是很嚴格，代碼更加簡潔，更容易上手。

Verilog 不僅定義了語法，還對語法結構都定義了清晰的仿真語義。因此，Verilog 編寫的數(shù)字模型就能夠使用 Verilog 仿真器進行驗證。

大家好，今天要為大家分享的資料是《Verilog超詳細教程》，資料來源于北大微電子學系，于敦山老師。如有侵權，請聯(lián)系刪除哦~

當今世界上，主流的硬件描述語言有VHDL和verilog，而verilog在國內已經占據(jù)了絕對地位。因此，學習verilog 硬件描述語言就可以了。

本教程有472頁，主要針對 Verilog 初學者和一定 Verilog 基礎的同學打造的。

教程目錄節(jié)選

1.?

Verilog的用途

Verilog的主要應用包括：

– ASIC和FPGA工程師編寫可綜合的RTL代碼?

– 高抽象級系統(tǒng)仿真進行系統(tǒng)結構開發(fā)?

– 測試工程師用于編寫各種層次的測試程序?

– 用于ASIC和FPGA單元或更高層次的模塊的模型開發(fā)?

2.?

Verilog可以在三種抽象級上進行描述

行為級?

– 用功能塊之間的數(shù)據(jù)流對系統(tǒng)進行描述?

– 在需要時在函數(shù)塊之間進行調度賦值。

RTL級/功能級?

– 用功能塊內部或功能塊之間的數(shù)據(jù)流和控制信號描述系統(tǒng)?

– 基于一個已定義的時鐘的周期來定義系統(tǒng)模型

結構級/門級?

– 用基本單元(primitive)或低層元件(component)的連接來描述系統(tǒng)以得到更高的精確性，特別是時序方面。?

– 在綜合時用特定工藝和低層元件將RTL描述映射到門級網(wǎng)表.

3.?

僅需一種語言

Verilog的一個主要特點是可應用于各種抽象級。建模時可采用門級和RTL級混合描述，在開發(fā)testfixture時可以采用行為級描述。

每一章節(jié)結束，還配備了相應的復習題，看看你能回答出幾道題？

??什么是Verilog ??

? Verilog是公開的嗎??

? 設計時什么時候采用Verilog RTL級描述??

? Verilog適合做什么樣的設計?

…………

一 共 472 頁

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