本題鏈接：

https://hdlbits.01xz.net/wiki/Adder100i

通過實(shí)例化100個(gè)完整的加法器，創(chuàng)建一個(gè)100位的二進(jìn)制并行加法器。加法器將兩個(gè)100位數(shù)字和一個(gè)進(jìn)位相加，生成100位和并執(zhí)行。為了鼓勵(lì)你實(shí)際實(shí)例化完整的加法器，還可以從并行加法器中的每個(gè)全加器輸出進(jìn)位。cout[99]是最后一個(gè)全加器的最終進(jìn)位，也是您通常看到的進(jìn)位。

題目

提示:

需要實(shí)例化許多完整的加法器。實(shí)例數(shù)組或 generate 語句在這里會(huì)有所幫助。

答案

for 循環(huán)語法格式如下：

initial_assignment 為初始條件。

condition 為終止條件，condition 為假時(shí)，立即跳出循環(huán)。

step_assignment 為改變控制變量的過程賦值語句，通常為增加或減少循環(huán)變量計(jì)數(shù)。

一般來說，因?yàn)槌跏紬l件和自加操作等過程都已經(jīng)包含在 for 循環(huán)中，所以 for 循環(huán)寫法比 while 更為緊湊，但也不是所有的情況下都能使用 for 循環(huán)來代替 while 循環(huán)。

參考資料：

4.7 Verilog 循環(huán)語句 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-loop.html