賽題：大型數(shù)字設計實現(xiàn)中關鍵時序瓶頸的系統(tǒng)分析方法

賽題數(shù)據：一個數(shù)字運算模塊帶庫的db（居于物理實現(xiàn)）

賽題簡介

在大型數(shù)字設計的實現(xiàn)(implementation,即綜合/P&R)中，因為數(shù)據流的復雜交錯、先進工藝的多重影響（寄生參數(shù)、信號串擾等）以及版圖設計合理性和時鐘樹實現(xiàn)等因素的影響，設計時序報告中的違例并不一定代表著設計里最有挑戰(zhàn)的設計瓶頸。在超高速CPU核的實現(xiàn)過程中，最后階段的關鍵路徑收斂都需要經歷一段時間的艱辛細調（一般我們稱為timing ECO）。ECO的前期階段的一般違例可以借助EDA工具進行自動化修復，后期遺留一般是工具自動化很難處理的復雜情況。此時工程師一般按照過往經驗做細節(jié)的時序分析，然后運用多種技巧多次迭優(yōu)化的方式達成時序收斂。

本賽題希望可以通過一種比較系統(tǒng)的時序分析辦法，在刨除物理設計的影響下追蹤并診斷出設計的時序瓶頸。此分析的結論可以在設計實現(xiàn)早期或timing ECO階段提供加速設計收斂的指引。

本賽題的數(shù)據采用了一個已做了初步物理實現(xiàn)（place&route）的富含數(shù)據運算特性（通常稱data path design）的模塊，采用的庫為虛擬的32納米的工藝庫。設計的基本信息如下表

第一部分：設計瓶頸分析

本部分所用數(shù)據為已完成單元布局（cell placement），時鐘延遲為ideal clock。參賽者需要在PT環(huán)境下讀入本賽題數(shù)據，進行時序分析，檢查設計里的可進一步優(yōu)化時序路徑，找出設計的理論頻率上限。具體可優(yōu)化的時序路徑在此場景下假定為下列幾類：

1. 假違例：一個時序路徑下的邏輯單元，其delay為設計中其它所有同樣單元的delay的平均值的2倍或以上，則該單元的delay可認為不合理，可以被替代為設計中其它所有同樣單元的delay的平均值。

邏輯單元的delay的平均值的獲取方式：參賽者需在PT讀入設計數(shù)據，然后用report_paths_of_interest.tcl（數(shù)據包里提供的腳本）產生時序報告（paths_of_interest.rpt）。參賽者可以通過tcl、perl或python分析paths_of_interest.rpt,統(tǒng)計出該報告里的cell類型和這些cell類型在此時序報告里的delay平均值。

假違例的處理例子如下：假設 參賽者通過統(tǒng)計，得出lib cell AO221X1_LVT在本設計的平均delay為0.0497。而現(xiàn)有一個路徑下（時序報告如圖1）該cell的delay超出該平均的的2倍（如下例該cell的delay為0.1316）。此時參賽者可以通過set_annotated_delay的方式，把該cell的delay人為設為此lib cell的delay的平均值，作為評估設計合理優(yōu)化后該cell的delay。此時序路徑的通過該處理后違例值由原來的-0.1573縮小為-0.0761（如圖2）。

圖1：

圖2：

2. 冗余buffer或inverter：時序路徑下的冗余buffer或連續(xù)成對的inverter歸類為可優(yōu)化邏輯（注：冗余buffer或inverter為去除后設計功能對等且不產生新的設計實現(xiàn)違例如max_fanout）。該buffer或inverter假定為被移除后不引起其它部分的時序變化。

例子：如圖3所示，假設如下4個buffer

.“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269433” “x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269430” “x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269422” “x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269421”

移除后不造設計的max_fanout違例， 那么通過remove_buffer 移除該4個冗余buffer后，可以得到優(yōu)化后的時序，如圖4。設計的違例由原-0.1507縮小為-0.0769。

圖3：

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圖4：

3. 時鐘延遲的借用：每一個邏輯路徑，最大可以往前2級或后2級通過時鐘延遲的推移（借用的辦法）來提升設計頻率；但時鐘的最大借用值不能超過時鐘周期的一半。時鐘延遲只能在目前時鐘延遲的現(xiàn)有值上調整，并假定相關時鐘調整只影響該路徑下的launch FF寄存器或capture FF寄存器的時鐘延遲，不影響其它時序。例子：如下圖5所示，時序路徑違例-0.0222。在邏輯路徑(data path)無法進一步有效優(yōu)化的情況下，可以考慮把launch時鐘延遲減小或把capture時鐘延遲增長。假設該例子launch時鐘延遲減小會造成前序相關的時序路徑產生新的違例，而capture端的時鐘延遲增長并沒有造成后序的相關時序路徑產生新的違例。此時我們選擇后者（即通過set_clock_latency增長capture端的時鐘延遲）。此優(yōu)化后，新的時序如圖6所示。設計從原違例-0.0222提升為正的0.0078。

圖5：

?圖6：

為了避免產生過多的分歧，參賽者需要上面1，2，3順序進行時序優(yōu)化分析。參賽者可以在PT里通過tcl腳本完成所有的分析；也可以通過PT產生文本報告，再借助perl/python程序進行分析處理。本分析部分需要產生真實的前10關鍵路徑，此10個路徑需要每個路徑的launch和capture的FF寄存器和另外的9個路徑都不相同。

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第二部分：虛擬timing ECO

本部分所用數(shù)據為已完成完整布局布線（placement&routing）的結果，帶有完整的時鐘數(shù)。參賽者根據第一部分的分析腳本或小軟件，模擬P&R實現(xiàn)工程師在timing ECO階段所作的ECO操作，參賽者需要在PT環(huán)境下讀入本賽題數(shù)據，進行時序分析，找出可被優(yōu)化的時序違例路徑，并判斷通過虛擬ECO操作后可時序的最高頻率。考慮時間和背景限制，具體可實現(xiàn)ECO限定為和第一部分一樣的3類時序可優(yōu)化情況，即假違例、冗余buffer或inverter和時鐘延遲的借用。和第一部分不同的是，所用數(shù)據時鐘延遲為真實延遲（non ideal）， 所以其中時鐘延遲只能在目前時鐘延遲的現(xiàn)有值上通過ECO（如size_cell, insert_buffer, remove_buffer等）調整。例子：如下圖7所示，時序路徑違例-0.0518。通過分析，launch時鐘延遲為0.3572，capture時鐘延遲為0.2533。在邏輯路徑(data path) 無法進一步有效優(yōu)化的情況下，可以考慮把launch時鐘延遲減小或把capture時鐘延遲增長。假設該例子launch時鐘延遲減小會造成前序相關的時序路徑產生新的違例，而capture端的時鐘延遲增長并沒有造成后序的相關時序路徑產生新的違例。此時我們選擇后者（即通過insert_buffer增長capture端的時鐘延遲）。此優(yōu)化后，新的時序如圖8所示。設計從原違例-0.0518提升為正的0.0186。

參賽者在第一部分的的腳本（或軟件）基礎上，增加代碼自動產生ECO操作的所需的PT TCL腳本，ECO操作需按上述1，2，3順序進行時序優(yōu)化。自動產生出來的腳本需要在PT里執(zhí)行無錯，并在執(zhí)行虛擬ECO后用提供的gen_rpt.tcl報出新的時序總結報告。

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圖7：

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圖8：

評分標準與獎項設置

賽題作品由虛擬ECO的結果和設計瓶頸分析結果分兩步加計評分構成。

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虛擬ECO結果部分評分細則：

1)虛擬ECO后的網表需要跟原網表功能一致（即能通過Formality的形式驗證）才算有效。參賽者可以不做形式驗證，命題單位會執(zhí)行形式驗證以確保設計合格。

2) 符合形式驗證的設計以其設計頻率進行打分。達到550MHz開始記分，計分有三個不同階梯，頻率越高部分，每MHz得分越高。550-600MHz區(qū)間每增加10MHz為計1分；600-700MHz區(qū)間每增加5MHz計1分；超過700Mhz，每增加2MHz計1分，不設上限。

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設計瓶頸分析部分評分細則：

1)?時序瓶頸分析的總運行時間不得超過2小時，分析需找出至少10條真實關鍵路徑（真實關鍵路徑即該路徑不含有“具體要求”部分所描述的3種可優(yōu)化情況，即假違例、冗余buffer或inverter和時鐘延遲的借用）。

2) 運行時間超過2小時或找出真實關鍵路徑少于10條的，此部分為0分；

3) 時序瓶頸分析的總運行時間少于2小時且找出10條或以上真實關鍵路徑的，根據CPU運行效率高低決定1，2，3檔，分別給予30分、25分、20分。

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獎項設置：

一等獎1名，獎金人民幣10000元；

二等獎3名，獎金各人民幣5000元。

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作品提交要求

1.?成果展示PPT；

2.?設計瓶頸診察分析腳本（可用語言為tcl, perl或python）和由該腳本自動產生的虛擬ECO的PT TCL腳本；

3. 診察的結果（前10關鍵路徑）和虛擬ECO后用gen_rpt.tcl產生出來的時序報告。

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涉及軟件

• PT （時序分析和虛擬ECO檢驗）（以及相應用戶手冊）

• Formality（用于形式驗證檢驗）（以及相應用戶手冊）

新思科技企業(yè)簡介

新思科技（Synopsys, Inc.，納斯達克股票市場代碼：SNPS）致力于創(chuàng)新改變世界，在芯片到軟件的眾多領域，新思科技始終引領技術趨勢，與全球科技公司緊密合作，共同開發(fā)人們所依賴的電子產品和軟件應用。新思科技是全球排名第一的芯片自動化設計解決方案提供商，全球排名第一的芯片接口IP供應商，同時也是信息安全與軟件質量的全球領導者。作為半導體、人工智能、汽車電子及軟件安全等產業(yè)的核心技術驅動者，新思科技的技術一直深刻影響著當前全球五大新興科技創(chuàng)新應用：智能汽車、物聯(lián)網、人工智能、云計算和信息安全。

新思科技成立于1986年，總部位于美國硅谷，目前擁有16000多名員工，分布在全球135個分支機構。2021財年營業(yè)額超過41億美元，擁有3400多項已批準專利。

自1995年在中國成立新思科技以來，新思科技已在北京、上海、深圳、廈門、武漢、西安、南京、香港等城市設立機構，員工人數(shù)超過1600人，建立了完善的技術研發(fā)和人才培養(yǎng)體系，秉持“以新一代EDA締造數(shù)字社會”的理念，支撐中國半導體產業(yè)的創(chuàng)新和發(fā)展，并共同打造產業(yè)互聯(lián)的數(shù)據平臺，賦能中國的數(shù)字社會建設。新思科技攜手合作伙伴共創(chuàng)未來，讓明天更有新思！

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https://www.synopsys.com/

中國研究生創(chuàng)"芯"大賽簡介

中國研究生創(chuàng)“芯”大賽由教育部學位管理與研究生教育司指導，中國學位與研究生教育學會、中國科協(xié)青少年科技中心主辦，清華海峽研究院作為秘書處。賽事作為中國研究生創(chuàng)新實踐系列賽事之一，服務于國家集成電路產業(yè)發(fā)展戰(zhàn)略，旨在切實提高研究生的創(chuàng)新能力和實踐能力，促進集成電路領域優(yōu)秀人才的培養(yǎng)，至今已成功舉辦四屆。第五屆大賽參賽作品共有集成電路設計、半導體器件與工藝、EDA算法與工具設計三大方向，另外還設有十一家企業(yè)命題并設立專項獎。大賽作為集成電路領域的專業(yè)賽事，匯聚了全國頂尖高校師生團隊以及學業(yè)界各方資深嘉賓、評委，為參賽隊員們提供了一個絕佳的實踐機會與能力交流平臺，獲獎隊伍除了豐厚獎品外，更有MPW流片支持與企業(yè)人才應聘機會！?

承辦單位簡介

浙江大學杭州國際科創(chuàng)中心坐落于美麗的錢塘江畔，分成建設區(qū)塊和啟動區(qū)塊進行建設。

建設區(qū)塊位于杭州市蕭山科技城板塊，項目西接亞運村，東連蕭山機場，整體規(guī)劃1200畝（含配套用地200畝），分三期建設。其中，一期項目亞運會之前完工，規(guī)劃布局1個微納設計與制造公共技術平臺和若干個領域型產業(yè)創(chuàng)新平臺，新建微納超凈間實驗室、超算中心、公共實驗平臺、學科研究平臺、產業(yè)孵化中心等教學科研設施。

啟動區(qū)塊總面積10萬平方米，規(guī)劃建設卓越中心、研發(fā)中心、孵化中心、產業(yè)中心四大中心，謀劃建設三個研究院（先進半導體研究院、生物與分子智造研究院、未來科學研究院）、若干創(chuàng)新工坊，同步搬遷建設浙江大學微納電子學院、網絡空間安全學院。?

目前，微納電子學院已聘請國內著名集成電路專家、中國工程院院士吳漢明擔任學院院長，并于2020年9月迎來第一批師生入駐。園區(qū)配套有食堂、公寓、健身房等各類設施，為高水平科學研究、高質量成果轉化提供重要支撐。