本題鏈接：

https://hdlbits.01xz.net/wiki/Exams/ece241_2013_q7

JK觸發(fā)器的真值表如下。只使用D型觸發(fā)器和門電路實(shí)現(xiàn)JK觸發(fā)器。注意：Qold是時(shí)鐘上升沿之前D觸發(fā)器的輸出。

題目

答案

輸出波形

條件（if）語句用于控制執(zhí)行語句要根據(jù)條件判斷來確定是否執(zhí)行。

條件語句用關(guān)鍵字 if 和 else 來聲明，條件表達(dá)式必須在圓括號(hào)中。

條件語句使用結(jié)構(gòu)說明如下：

• if 語句執(zhí)行時(shí)，如果 condition1 為真，則執(zhí)行 true_statement1 ；如果 condition1 為假，condition2 為真，則執(zhí)行 true_statement2；依次類推。

• else if 與 else 結(jié)構(gòu)可以省略，即可以只有一個(gè) if 條件判斷和一組執(zhí)行語句 ture_statement1 就可以構(gòu)成一個(gè)執(zhí)行過程。

• else if 可以疊加多個(gè)，不僅限于 1 或 2 個(gè)。

• ture_statement1 等執(zhí)行語句可以是一條語句，也可以是多條。如果是多條執(zhí)行語句，則需要用 begin 與 end 關(guān)鍵字進(jìn)行說明。

參考內(nèi)容：

4.5 Verilog 條件語句 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-condition-statement.html