5分鐘弄懂！MOS管及簡單CMOS邏輯電平電路

2020-11-17 11:44 作者:張飛實戰(zhàn)電子 0人讀過 | 我要投稿

現(xiàn)代單片機主要是采用CMOS工藝制成的。

01MOS管

MOS管又分為兩種類型：N型和P型。

如下圖所示：

以N型管為例，2端為控制端，稱為“柵極”;3端通常接地，稱為“源極”;源極電壓記作Vss，1端接正電壓，稱為“漏極”，漏極電壓記作VDD。要使1端與3端導通，柵極2上要加高電平。

對P型管，柵極、源極、漏極分別為5端、4端、6端。要使4端與6端導通，柵極5要加低電平。

在CMOS工藝制成的邏輯器件或單片機中，N型管與P型管往往是成對出現(xiàn)的。同時出現(xiàn)的這兩個CMOS管，任何時候，只要一只導通，另一只則不導通(即“截止”或“關斷”)，所以稱為“互補型CMOS管”。

02CMOS邏輯電平

高速CMOS電路的電源電壓VDD通常為+5V；Vss接地，是0V。
高電平視為邏輯“1”，電平值的范圍為：VDD的65%～VDD(或者VDD-1.5V～VDD)
低電平視作邏輯“0”，要求不超過VDD的35%或0～1.5V。
+1.5V～+3.5V應看作不確定電平。在硬件設計中要避免出現(xiàn)不確定電平。
近年來，隨著亞微米技術的發(fā)展，單片機的電源呈下降趨勢。低電源電壓有助于降低功耗。VDD為3.3V的CMOS器件已大量使用。在便攜式應用中，VDD為2.7V，甚至1.8V的單片機也已經(jīng)出現(xiàn)。將來電源電壓還會繼續(xù)下降，降到0.9V，但低于VDD的35%的電平視為邏輯“0”，高于VDD的65%的電平視為邏輯“1”的規(guī)律仍然是適用的。

03非門

非門(反向器)是最簡單的門電路，由一對CMOS管組成。其工作原理如下：

A端為高電平時，P型管截止，N型管導通，輸出端C的電平與Vss保持一致，輸出低電平;A端為低電平時，P型管導通，N型管截止，輸出端C的電平與VDD一致，輸出高電平。

04與非門

與非門工作原理：

①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。

②、A輸入高電平，B輸入低電平時，1、3管導通，2、4管截止，C端電位與1管的漏極保持一致，輸出高電平。

③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出高電平。

④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。

05或非門

或非門工作原理：

①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。

②、A輸入高電平，B輸入低電平時，1、4管導通，2、3管截止，C端輸出低電平。

③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出低電平。

④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。

注：

將上述“與非”門、“或非”門邏輯符號的輸出端的小圓圈去掉，就成了“與”門、“或”門的邏輯符號。而實現(xiàn)“與”、“或”功能的電路圖則必須在輸出端加上一個反向器，即加上一對CMOS管，因此，“與”門實際上比“與非”門復雜，延遲時間也長些，這一點在電路設計中要注意。

06三態(tài)門

三態(tài)門的工作原理：

當控制端C為“1”時，N型管3導通，同時，C端電平通過反向器后成為低電平，使P型管4導通，輸入端A的電平狀況可以通過3、4管到達輸出端B。

當控制端C為“0”時，3、4管都截止，輸入端A的電平狀況無法到達輸出端B，輸出端B呈現(xiàn)高電阻的狀態(tài)，稱為“高阻態(tài)”。

這個器件也稱作“帶控制端的傳輸門”。帶有一定驅動能力的三態(tài)門也稱作“緩沖器”，邏輯符號是一樣的。

注：

從CMOS等效電路或者真值表、邏輯表達式上都可以看出，把“0”和“1”換個位置，“與非”門就變成了“或非”門。對于“1”有效的信號是“與非”關系，對于“0”有效的信號是“或非”關系。

上述圖中畫的邏輯器件符號均是正邏輯下的輸入、輸出關系，即對“1”(高電平)有效而言。而單片機中的多數(shù)控制信號是按照負有效(低電平有效)定義的。例如片選信號CS(Chip Select)，指該信號為“0”時具有字符標明的意義，即該信號為“0”表示該芯片被選中。因此，“或非”門的邏輯符號也可以畫成下圖。