fpga verilog語法篇 1基本概念 10運算符
verilog中運算符和C語言中的運算符比較接近,但有所不同.
需要注意? <= ,
在verilog中 <= 有兩種意思,根據(jù)使用情景進行區(qū)分,如果是在條件語句里面就表示判斷,
否則表示賦值.
需要注意的是，非阻塞賦值運算符<=只能在always塊或initial塊中使用。并且，在描述組合邏輯時，應(yīng)使用阻塞賦值運算符=。
Verilog運算符和C語言運算符在某些方面有相似之處，但也存在一些區(qū)別。以下是一些主要的區(qū)別：
位選擇運算符：Verilog中的
[ ]用于位選擇，可以對信號進行位選擇操作。而C語言中沒有類似的位選擇運算符。連接運算符：Verilog中的
{ }用于連接操作，可以將多個信號連接成一個大的信號。在C語言中沒有類似的連接運算符。位拓展運算符：Verilog中的
$signed和$unsigned用于進行有符號和無符號的位拓展。而在C語言中，可以通過類型轉(zhuǎn)換來實現(xiàn)類似的功能。非阻塞賦值運算符：Verilog中的
<=是用于非阻塞賦值操作的，它表示在一個時鐘周期結(jié)束后才會更新被賦值的信號。而在C語言中，賦值操作使用=運算符。
