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https://hdlbits.01xz.net/wiki/Truthtable1

在前面的練習(xí)中，我們使用了簡(jiǎn)單的邏輯門和幾個(gè)邏輯門的組合。這些電路是組合電路的例子。組合意味著電路的輸出只是其輸入的函數(shù)(在數(shù)學(xué)意義上)。這意味著對(duì)于任何給定的輸入值，只有一個(gè)可能的輸出值。因此，描述組合函數(shù)行為的一種方法是明確列出輸入的每個(gè)可能值的輸出應(yīng)該是什么。這是一張真相表。

對(duì)于有N個(gè)輸入的布爾函數(shù)，有2的N次方可能的輸入組合。實(shí)際表的每一行列出了一個(gè)輸入組合，因此總有2的N次方行。輸出列顯示每個(gè)輸入值的輸出應(yīng)該是什么。

上述真值表適用于三輸入一輸出函數(shù)。對(duì)于8種可能的輸入組合，它有8行和一個(gè)輸出列。有四種輸入組合，其中輸出為1，四種輸入組合中輸出為0。

從真理表中綜合電路

假設(shè)我們想要構(gòu)建上述電路，但我們僅限于使用一組標(biāo)準(zhǔn)邏輯門。如何構(gòu)建任意邏輯函數(shù)（表示為真值表）？

創(chuàng)建并實(shí)現(xiàn)真值表函數(shù)的電路的一個(gè)簡(jiǎn)單方法是以乘積和的形式表示函數(shù)。乘積（意為“或”）之和（意為“和”）是指在真值表的每行使用一個(gè)N輸入與門（用于檢測(cè)輸入何時(shí)與每行匹配），然后是一個(gè)或門，該或門僅選擇那些導(dǎo)致輸出為“1”的行。

對(duì)于上面的示例，如果輸入與第2行、第3行、第5行或第7行匹配，則輸出為“1”（這是一個(gè)4輸入或門）。如果x3=0，x2=1，x1=0，則輸入匹配第2行（這是一個(gè)3輸入與門）。因此，這個(gè)真值表可以通過(guò)使用4個(gè)和門（OR在一起）以標(biāo)準(zhǔn)形式實(shí)現(xiàn)。

題目

創(chuàng)建一個(gè)實(shí)現(xiàn)上述真理表的組合電路。

答案

輸出波形