本題鏈接：

https://hdlbits.01xz.net/wiki/Mt2015_eq2

摘自2015年中期問(wèn)題1k

創(chuàng)建一個(gè)具有兩個(gè)2位輸入a[1:0]和B[1:0]的電路，并生成輸出z。如果a=B，z的值應(yīng)為1，否則z應(yīng)為0。

題目

答案

等價(jià)操作符包括邏輯相等（==），邏輯不等（!=），全等（===），非全等（!==）。

等價(jià)操作符的正常結(jié)果有 2 種：為真（1）或假（0）。

邏輯相等/不等操作符不能比較 x 或 z，當(dāng)操作數(shù)包含一個(gè) x 或 z，則結(jié)果為不確定值。

全等比較時(shí)，如果按位比較有相同的 x 或 z，返回結(jié)果也可以為 1，即全等比較可比較 x 或 z。所以，全等比較的結(jié)果一定不包含 x。

參考內(nèi)容：

2.4 Verilog 表達(dá)式?| 菜鳥(niǎo)教程：

https://www.runoob.com/w3cnote/verilog-expression.html