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目錄

寫作緣由與編寫過程

致謝

第1章 引言

1.1 閂鎖效應概述

1.1.1 閂鎖效應出現(xiàn)的背景

1.1.2 閂鎖效應簡述

1.2 閂鎖效應的研究概況

1.3 小結

參考文獻

第2章 CMOS集成電路寄生雙極型晶體管

2.1 雙極型晶體管原理

2.1.1 雙極型晶體管的工藝結構

2.1.2 雙極型晶體管的工作原理

2.1.3 雙極型晶體管的擊穿電壓

2.1.4 利用雙極型晶體管分析PNPN的閂鎖效應

2.2 CMOS集成電路中的寄生效應

2.2.1 CMOS中的阱電阻

2.2.2 CMOS中的寄生雙極型晶體管

2.2.3 HV- CMOS中的寄生雙極型晶體管

2.2.4 BCD中的寄生雙極型晶體管

2.3 小結

參考文獻

第3章 閂鎖效應的分析方法

3.1 閂鎖效應的分析技術

3.1.1 傳輸線脈沖技術

3.1.2 直流測量技術

3.2 兩種結構的閂鎖效應簡介

3.2.1 PNPN閂鎖效應

3.2.2 NPN閂鎖效應

3.3 小結

參考文獻

第4章 閂鎖效應的物理分析

4.1 閂鎖效應的觸發(fā)機理分類

4.1.1 NW襯底電流觸發(fā)

4.1.2 PW襯底電流觸發(fā)

4.1.3 NW和PW襯底電流同時觸發(fā)

4.2 閂鎖效應的觸發(fā)方式

4.2.1 輸出或者輸入管腳的浪涌信號引起PN結導通

4.2.2 電源管腳的浪涌信號引起擊穿或者穿通

4.2.3 電源上電順序引起的閂鎖效應

4.2.4 場區(qū)寄生MOSFET

4.2.5 光生電流

4.2.6 NMOS熱載流子注入

4.3 小結

參考文獻

第5章 閂鎖效應的業(yè)界標準和測試方法

5.1 JEDEC概述

5.2 閂鎖效應的測試

5.2.1 電源過電壓測試V- test

5.2.2 過電流測試I- test

5.3 與無源元件相連的特殊管腳

5.3.1 特殊性質的管腳

5.3.2 特殊管腳的案例

5.4 閂鎖失效判斷

5.5 實際案例

5.5.1 過電壓測試V- test案例

5.5.2 過電流測試I- test案例

5.6 小結

參考文獻

第6章 定性分析閂鎖效應

6.1 實際工藝定性分析

6.1.1 MOS器件之間的閂鎖效應

6.1.2 二極管之間的閂鎖效應

6.1.3 二極管與MOS器件之間的閂鎖效應

6.1.4 N型阱與1.8V PMOS/13.5V PMOS之間的閂鎖效應

6.1.5 N型阱與1.8V P- diode /13.5V P- diode之間的閂鎖效應

6.2 特定條件定性分析

6.2.1 電壓定性分析

6.2.2 版圖定性分析

6.3 小結

第7章 觸發(fā)閂鎖效應的必要條件

7.1 物理條件

7.1.1 回路增益β n β p >1

7.1.2 阱等效電阻 R n 和 R p 足夠大

7.1.3 形成低阻通路

7.2 電路偏置條件

7.2.1 電源電壓大于自持電壓

7.2.2 瞬態(tài)激勵足夠大

7.2.3 適合的偏置條件

7.3 小結

第8章 閂鎖效應的改善方法

8.1 版圖級抗閂鎖措施

8.1.1 減小 R n 和 R p

8.1.2 減小β n 和β p

8.1.3 加少子和多子保護環(huán)

8.2 工藝級抗閂鎖措施

8.2.1 外延CMOS技術

8.2.2 NBL深埋層技術

8.2.3 SoI CMOS技術

8.2.4 深溝槽隔離技術

8.2.5 倒阱工藝技術

8.2.6 增大NW結深

8.3 電路級抗閂鎖措施

8.3.1 串聯(lián)電阻

8.3.2 反偏阱

8.4 小結

參考文獻

第9章 閂鎖效應的設計規(guī)則

9.1 IO電路的設計規(guī)則

9.1.1 減小寄生雙極型晶體管放大系數(shù)

9.1.2 改善阱等效電阻

9.1.3 加少子和多子保護環(huán)

9.2 內部電路的設計規(guī)則

9.2.1 抑制瞬態(tài)激勵

9.2.2 防止自身寄生雙極型晶體管開啟

9.3 小結

參考文獻

第10章 閂鎖效應的實例分析

10.1 器件之間的閂鎖效應

10.1.1 輸出電路18V PMOS與18V NMOS之間的閂鎖效應

10.1.2 內部電路5V PMOS與5V NMOS之間的閂鎖效應

10.1.3 電源保護電路13.5V P- diode與13.5V NMOS之間的閂鎖效應

10.2 器件與阱之間的閂鎖效應

10.3 閂鎖效應測試擊毀Poly電阻

10.4 小結

第11章 寄生器件的ESD應用

11.1 寄生NPN的ESD應用

11.1.1 NMOS寄生NPN

11.1.2 寄生NPN非均勻導通問題

11.1.3 GTNMOS電源鉗位保護電路

11.1.4 STNMOS電源鉗位保護電路

11.2 寄生PNPN的ESD應用

11.2.1 CMOS寄生PNPN

11.2.2 寄生PNPN電源鉗位ESD保護電路

11.2.3 PNPN結構的設計規(guī)則

11.3 小結

總結

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前言/序言

我于2014年開始著手編寫關于CMOS集成電路制造工藝、閂鎖效應和ESD電路設計方面的圖書，歷時四年有余，在2018年完成了所有內容的謀篇布局、收集素材和編寫工作，因為內容過于龐大，牽扯的知識面太廣，所以后期決定把這一系列的內容改編成“CMOS集成電路三部曲”，主要內容分別是“CMOS集成電路制造工藝”“CMOS集成電路閂鎖效應”和“CMOS集成電路ESD電路設計”。2018年8月，第一本書《集成電路制造工藝與工程應用》出版，在讀者中獲得了不錯的反響。第二本書就是本書——《CMOS集成電路閂鎖效應》。第三本書是關于CMOS集成電路ESD電路設計的內容，書名和具體的出版時間還沒有定。

2010年11月，我加入晶門科技有限公司負責工藝和閂鎖效應等方面的工作，因為當時我剛工作兩年多，知識面比較窄，對閂鎖效應的認知只停留在概念層面，對于實際芯片閂鎖效應的觸發(fā)方式、測試方法、物理機理和改善方法知之甚少，所以短期內提高自己集成電路閂鎖效應的知識成為首要任務。我從那時開始收集和閱讀一些關于閂鎖效應的論文和書籍，但是當時市面上并沒有實用性很強的系統(tǒng)介紹閂鎖效應的論文和書籍，所以只能從極個別的論文和書籍中吸取零散的知識。其中，給我印象最深的是R.R.特勞特曼編寫的《CMOS技術中的閂鎖效應 問題及其解決方法》一書，該書在閂鎖效應的觸發(fā)方式和改善措施方面總結得非常好，給了我很大啟發(fā)和幫助，使我受益匪淺。在后期的工作中，我不斷嘗試各種驗證閂鎖效應的測試電路，以及分析各種芯片閂鎖效應失效的案例，并嘗試利用閂鎖效應的基本理論解釋實際案例。在多年的芯片項目和案例分析中，我對閂