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1.ESD防護設計原則
(1)透明性
指的是在芯片正常工作時，用作ESD防護的半導體器件需要處于不工作狀態(tài)，不能對芯片的正常工作產(chǎn)生干擾，而在ESD脈沖來臨時，這些防護器件才能開啟并工作。當ESD脈沖過后，這些器件又要能夠及時關閉，否則也會影響芯片的正常工作，這就要求這些防護器件要有比芯片的正常工作電壓更高的維持電壓，否則可能會引起閂鎖效應導致芯片無法正常工作。上述提到的是針對絕大部分應用場合都需要滿足的情況，而在某些特殊需求的情況下，對于防護器件的透明性則有更高的要求。比如在低功耗應用場景下防護器件的漏電流要足夠低，應用于高速接口的防護器件電容值要足夠低等。

(2)有效性

有效性指的是防護器件要能夠很好的對芯片內(nèi)部的核心電路起到保護作用，即當ESD脈沖到來時，防護器件要能夠正常開啟，這在電學特性上體現(xiàn)為器件的觸發(fā)電壓要低于芯片內(nèi)部的擊穿電壓，并且開啟的速度要足夠快，這樣才能及時地泄放ESD電流，保證芯片內(nèi)部核心電路的安全，否則可能會出現(xiàn)核心電路已經(jīng)損壞，而防護器件還沒有開啟的情況。但是對于防護器件有效性的要求也不僅僅局限于快速開啟，在開啟后要有足夠低的導通電阻，將電壓鉗位在比較低的水平，否則也有可能對核心電路產(chǎn)生破壞。尤其是現(xiàn)在隨著工藝制程的進步，核心電路中MOS管的柵氧厚度已經(jīng)變得越來越薄，這就要求防護器件的電壓鉗位能力也要很高，這無疑是對有效性提出了更嚴苛的條件。

(3)魯棒性

魯棒性指的是防護器件本身需要對ESD脈沖有一定的抵御能力，必須滿足ESD防護等級，這樣才能在保證自身安全的情況下保護芯片的安全，否則也無法真正起到防護效果。魯棒性好意味著器件的失效電流要足夠高。

2.ESD防護設計窗口

ESD設計窗口對防護器件的設計提出了多個要求，第一個就是其開始工作的電壓，即觸發(fā)電壓(如下圖Vt)應大于VDD，不能影響被保護的電路正常工作，同時觸發(fā)電壓還應當小于芯片的失效電壓(如下圖BVOX)，應當在被保護的芯片失效前就開始工作，實際中需要在安全電壓范圍內(nèi)盡可能減小觸發(fā)電壓以提高防護器件有效性；第二個就是為了防止閂鎖效應的發(fā)生，維持電壓(如下圖Vh)通常需要設置得比VDD更高，實際中維持電壓需要盡量提高；第三個是二次失效電流需要盡可能的高，以免流過防護器件的電流輕易達到這個值后發(fā)生不可逆的熱擊穿被燒毀；最后值得注意的還有安全裕量，考慮到理論和實際的差別以及VDD可能發(fā)生波動，預設10%~20%的裕量，比如對于USB3.0接口，其工作電壓一般是5V，那么維持電壓應至少達到5.5 V。

3.ESD測試方法分析及失效判定

3.1HBM和MM測試方法

HBM和MM下的ESD現(xiàn)象十分相似，區(qū)別就是帶電的對象是人體還是機器，因此兩者在測試時可以采用相同的測試儀器和測試管腳組合。正如前面所說，ESD事件的發(fā)生具有偶然性，可能發(fā)生在芯片任意管腳之間，因此為了更好的評估芯片的ESD防護能力，在測試時需要盡可能覆蓋到所有的管腳。一般說來，芯片的管腳分為輸入輸出管腳(IO，Input/Output) 、電源管腳(VDD)及接地管腳(VSS)，所以HBM和MM測試應分為三類組合：IO與VDD/VSS之間的測試、IO與I/O之間的測試、VDD與VSS之間的測試。同時，由于靜電荷又分為正電荷和負電荷，所以在測試時應該用正電壓和負電壓分別進行測試。

(1)I/O管腳與VDD/VSS之間的測試

考慮到正負電壓的不同情形，I/O管腳與VDD/VSS之間的測試可分為四種模式：PD(positive to VDD) 、ND(negative to VDD)、PS(positive to VSS)、NS(negative to VSS)，下圖分別展示了這四種不同測試模式下的接線情況。以PD模式為例，該模式模擬的是帶正電的人體或者機器接觸到IO管腳，若此時芯片的VDD管腳正好接觸到地面時，在I/O管腳與VDD管腳之間就會形成放電通路。在測試PD模式時，IO管腳需要施加正電壓，此時VDD管腳應該接地，同時其他管腳應該浮空。

(2)I/O與I/O之間的測試

當IO與IO之間進行測試時，應當將VDD和VSS管腳浮空，同樣考慮到正負電壓的不同情形，在待測的I/O管腳上施加正電壓或負電壓，此時其余所有I/O管腳同時接地，測試情形如下圖所示。

(3)VDD和VSS之間的測試

在對電源管腳進行測試時，VSS接地，在 VDD上施加正電壓或負電壓，其余所有IO管腳浮空，測試情形如下圖所示。

在測試過程中，一般需要進行多次測試。測試完成后，以測試通過的最大電壓作為芯片的防護等級。業(yè)界對于HBM等級的要求一般為2000V，部分高壓芯片可能有更高的要求。對MM的要求一般為200V，通常是HBM的十分之一。HBM和MM放電的持續(xù)時間較長，釋放能量較大，因此通常會造成柵氧擊穿、源漏穿通等現(xiàn)象。

3.2CDM測試方法

由于在放電形式的不同，CDM的測試方法也不一樣，通常采用單端測試。

CDM現(xiàn)象是由芯片自身存儲的靜電荷發(fā)生轉(zhuǎn)移產(chǎn)生的，所以測試時需要兩個步驟，首先是對芯片進行充電的過程，再是芯片進行放電的過程。以Р型襯底的器件為例，由于Р型襯底往往與VSS管腳相連，此時可以用對 VSS 管腳充電的方法對襯底進行充電，如下圖所示。當充電完成之后，在測試時使其他被測管腳直接接地進行放電即可。同樣地，在CDM測試中需要對每一個管腳都進行測試。

CDM模式放電持續(xù)的時間較短，產(chǎn)生電流的峰值很高，因此釋放的能量會相對集中，通常會導致柵氧化層的針孔狀擊穿。

3.3IEC測試方法

IEC測試采用的測試儀器是電子槍，采用接觸放電進行測試時，將電子槍口對準待測器件接口來注入電流。空氣放電一般很少使用，對于一些不能直按按觸的系統(tǒng)則需要使用空氣放電的方法。

3.4TLP測試技術

基于HBM、MM和CDM等模型的ESD測試都屬于通過型測試，測試的結果只能得出芯片是否通過某一特定測試電壓的結論，并不能獲得測試過程中芯片性能的變化或其它測試數(shù)據(jù)。但是在ESD防護方案設計過程中，需要一些詳細的數(shù)據(jù)作為參考。為了獲得這些信息，現(xiàn)階段使用更多的是傳輸線脈沖測試(TLP)技術。

在實際測試時，脈沖發(fā)生器會對待測器件兩端釋放脈沖，同時使用測量探頭和示波器對待測器件兩端的電學參數(shù)進行捕捉，獲得瞬態(tài)波形。之后取瞬態(tài)波形的70%-90%時間段內(nèi)的平均值作為I-V曲線上的點，之后系統(tǒng)會對在DUT兩端施加電壓來測量漏電流，以此來判斷DUT是否失效；之后施加系列遞增的脈沖進行測量，當漏電流曲線發(fā)生明顯偏移時測量停止，此時就能獲得器件完整的I-V曲線，如下圖所示，漏電流發(fā)生明顯變化的點所對應的電流值即為DUT的失效電流(It2)。It2衡量的是器件的魯棒性，是需要獲得的關鍵數(shù)據(jù)之一。

常規(guī)TLP測試使用的脈沖波形的脈寬為100ns，上升沿時間為10ns。隨著TLP測試系統(tǒng)的進步，脈寬逐漸實現(xiàn)了從微秒到納秒范圍的變化，上升沿也實現(xiàn)了從皮秒到納秒的改變。一般將脈寬低于10ns的TLP稱為VFTLP(Very-Fast Transmission LinePulse)，用來模擬極短脈寬下的ESD現(xiàn)象，可以作為器件CDM模型的測試方法

3.5失效判定方法

(1)漏電流

在每次施加測試電壓之后，對DUT兩端施加直流電壓來測量漏電流的大小和變化情況，以此判斷是否損壞。若漏電流超過1uA或者比前一次測量結果增大了兩個數(shù)量級，即可視為器件失效。

(2)I-V曲線偏移

除了以漏電流來判定之外，還可以采用I-V曲線的偏移來判定。在每一次施加ESD脈沖之后，測量相應管腳的I-V曲線在測試前后是否發(fā)生明顯的偏移，若有明顯的偏移則為失效。

(3)功能測試

要判定器件是否確實產(chǎn)生了ESD失效，最可靠的方法是測試遭受ESD沖擊的器件的功能，觀察是否依舊能滿足各項指標。但是，ESD沖擊并不一定會直接對產(chǎn)品性能造成損壞，而是會導致一些潛在的失效，這些潛在的失效通常需要很長的時間才能顯現(xiàn)出來，因此這種失效判定方法需要結合其他的失效判定方法，才能更準確地評估器件的ESD防護性能。

4.常用ESD防護器件特性分析

4.1二極管

在集成電路ESD防護中，因為帶來的寄生效應少并且正向?qū)娮栊?，二極管是最常用的結構之一，在實際使用過程中通常與電源鉗位單元進行搭配。作為ESD防護器件的二極管通常有三種類型，如下圖所示。其中N+/P-well型二極管常用來防護IO和VSS管腳之間的ESD事件，因為P-well通常要與VSS相連，而P+/N-well型二極管常用于IO和VDD之間，N-well/P-well型二極管則較少使用。

二極管的I-V曲線如下圖所示，分為正向和反向兩個部分。當二極管正向使用時，若所加正向電壓較小，此時PN結尚未導通，正向電流很小僅有uA級別，這種很小的正向電壓稱為死區(qū)電壓。當所加正向電壓超過某一個值后，PN結導通，正向電流增大到mA級別。當二極管反向使用時，若所加反向電壓較小，此時的反向電流較小，當所加負向電壓增大到超過二極管的反向擊穿電壓后，PN結會發(fā)生雪崩擊穿。

4.2MOS管

由于工藝兼容性好且結構簡單，MOS管也是常見的ESD防護器件之一，作為ESD防護器件時利用的是其寄生三極管，結構上通常有柵極接地的NMOS(GGNMOS)與柵接電源的PMOS(GDPMOS)，如下圖所示。

如下圖所示，與二極管不同，MOS管的I-V曲線具有回滯(snap-back)特性下面以GGNMOS為例，分析其工作原理。當ESD電壓小于寄生三極管集電結的反向擊穿電壓時，NMOS處于關閉狀態(tài)；當ESD電壓增大到超過反向擊穿電壓時，阱內(nèi)將產(chǎn)生大量的電子空穴對，電流流經(jīng)阱電阻時形成壓降；當壓降超過三極管發(fā)射結的開啟電壓時，寄生三極管導通，形成低阻的電流泄放通路并出現(xiàn)snap-back特性。當負向ESD脈沖施加在漏極上時，GGNMOS相當于一個正向二極管結構，同樣具有泄放ESD電流的能力。

與GGNMOS相比，GDPMOS的電流泄放能力相對較差，在需要達到相應防護等級需求時會占據(jù)更多版圖面積。因此，在芯片的 ESD防護中通常使用GGNMOS而不是GDPMOS。

4.3?SCR(Silicon Controlled Rectifier，可控硅)

在ESD防護器件中，SCR的單位面積魯棒性最高，且具有導通電阻小、泄流能力強等特點，因此經(jīng)常被用于各種ESD防護方案中。SCR的結構如下圖所示。該結構在防護正向ESD脈沖時有從陽極到陰極的SCR通路，在防護負向ESD脈沖時有P-well/N-well二極管通路。

SCR的I-V特性曲線和GGNMOS類似，同樣具有回滯的特性。從內(nèi)部等效電路看，SCR可以等效由PNP和NPN兩個寄生晶體管構成：其中陽極P+、N-well和P-well分別作為寄生PNP的發(fā)射極、基極和集電極，N-well、P-well和陰極N+分別作為寄生NPN的集電極、基極和發(fā)射極，這兩個寄生晶體管相互作用形成正反饋環(huán)路。正常工作狀態(tài)下，SCR處于關閉狀態(tài)。當陽極出現(xiàn)高于N-well/P-well反偏結雪崩擊穿電壓的ESD電壓時，N-well/P-well 結反向擊穿，由此產(chǎn)生的電子空穴對形成電流流過阱電阻并形成壓降。當該壓降超過發(fā)射結開啟電壓時，兩個寄生三極管相繼開啟，相互作用進入正反饋模式，阱內(nèi)出現(xiàn)的強烈的電導調(diào)制效應，使SCR結構的電阻大幅度下降，進入深回滯狀態(tài)，因此，SCR器件的維持電壓通常只有2V左右，這比大多數(shù)工藝平臺的工作電壓要低，直接用作ESD防護器件則很容易造成門鎖效應的產(chǎn)生。同時，由于兩個阱的摻雜濃度很低，導致反偏結的雪崩擊穿電壓較高，SCR的觸發(fā)電壓往往也很高，超過16V。因此，雖然SCR的單位面積魯棒性很高，但是高觸發(fā)電壓、低維持電壓的缺陷使這種傳統(tǒng)SCR的應用范圍大大受限，在實際應用中通常需要進行一定的優(yōu)化。

隨著工藝制程的不斷推進，集成電路的正常工作電壓在慢慢變小，低維持電壓給SCR帶來的限制在逐漸緩解，降低觸發(fā)電壓正逐漸轉(zhuǎn)變成SCR的研究方向。