基于硅中介層的2.5D集成電路改變了傳統(tǒng)2D電路的連接方式，采用硅通孔（TSV, Through-Silicon-Via）和中介層（Interposer）等結(jié)構(gòu)實現(xiàn)芯片之間在另一維度上的互連，克服了當前互連線延遲和功耗等問題。但是2.5D集成電路的高集成度和復雜性導致在制造和使用期間不可避免地出現(xiàn)缺陷。

針對2.5D集成電路設計可以分為芯片pre-bonding、post-bonding以及芯片正常工作這三個階段。我們將芯片集成起來之前，需要先對硅中介層內(nèi)部的互連線進行故障測試，以避免將高成本的無故障芯片（KGD,?Known Good Die）集成在故障硅中介層上帶來的損失。

本文主要是針對于在芯片集成到硅片之前中介層可能出現(xiàn)的制造缺陷進行測試方案的介紹。

常見集成電路簡介

1.1 2D集成技術(shù)

3D集成是直接在die上打孔和布線（RDL, Redistribution Layer），連接上下層die。

其物理結(jié)構(gòu)為：所有die和無源器件均位于平面上方，die堆疊在一起，在平面的上方有穿過die的TSV，在平面的下方有基板的布線和過孔。

然而，由于三維集成電路的散熱和測試等技術(shù)難題尚未攻克，其批量生產(chǎn)和商業(yè)開發(fā)目前仍然不能實現(xiàn)。因此，基于硅中介層的2.5D集成電路作為二維到三維集成電路之間的過渡結(jié)構(gòu)，被人們廣泛關(guān)注。

1.2 3D集成技術(shù)

3D集成是直接在die上打孔和布線（RDL, Redistribution Layer），連接上下層die。

其物理結(jié)構(gòu)為：所有die和無源器件均位于平面上方，die堆疊在一起，在平面的上方有穿過die的TSV，在平面的下方有基板的布線和過孔。

然而，由于三維集成電路的散熱和測試等技術(shù)難題尚未攻克，其批量生產(chǎn)和商業(yè)開發(fā)目前仍然不能實現(xiàn)。因此，基于硅中介層的2.5D集成電路作為二維到三維集成電路之間的過渡結(jié)構(gòu)，被人們廣泛關(guān)注。

1.3 2.5D集成技術(shù)

2.5D指既有2D的特點，又有部分3D的特點的一種維度。

其物理結(jié)構(gòu)為：所有die和無源器件均位于平面上方，至少有部分die和無源器件安裝在中介層上，在平面的上方有中介層的布線和過孔，在平面的下方有基板的布線和過孔，如下圖所示。

中介層互連線結(jié)構(gòu)連接

2.1 測試路徑結(jié)構(gòu)設計

在pre-bonding時，硅中介層中的各個水平和垂直互連線是相互獨立的，而且由于探針設計和晶元處理工藝的限制，為了解決這些問題，本文采用CMOS傳輸門（TG, Transmission Gate）將離散的互連線連接起來，組成一條測試通路。

傳輸門類似于開關(guān)，接通時自身電阻很小，相當于導線；斷開后電阻很大，相當于開路，傳輸門的開啟和關(guān)閉是由兩個互補的信號控制的，當進行硅中介層的互連線測試時，GC=1（GC’=0），OUT=IN，傳輸門開啟，將各離散的待測互連線連接起來，為測試信號傳輸提供通路；當測試完成后集成電路正常工作時，GC=0（GC’=1），輸出端OUT為高阻態(tài)，傳輸門關(guān)閉，將兩互連線的信號傳輸切斷，不會影響電路的正常功能。

2.2 水平互連線的測試

雖然pre-bonding的階段芯片還沒有集成在硅中介層上，但硅中介層內(nèi)互連線的設計和制造通常都是根據(jù)后來放置在其上的芯片的信息（即布局）完成的。具體連接示意圖如下：

圖中藍色橫線為傳輸門結(jié)構(gòu)，黑色線即為die之間的水平互連線，將die用bump連接起來。黃色的TSV也是垂直互連線。每個傳輸門只能連接兩個相鄰引腳之間的互連線。圖中3個芯片的引腳在測試路徑中的連接順序為1-2-3-1-2。Die 1和Die 2的互連線結(jié)束在Die 2的引腳，Die 2和Die 3的互連線開始于Die 2的另一引腳。由此我們利用中間的三個傳輸門將中介層的水平互連線連接起來。

2.3 垂直互連線的連接

對于垂直互連線而言，它們也要通過水平互連線與芯片連接，因此提出在垂直互連線的水平連接部分和另外的水平互連線之間插入傳輸門，用于將它們連接到測試路徑上，連接方式與上文類似。

硅中介層互連線測試

由于制造工藝的特殊性，使得它相較于普通傳輸線電阻更小但是電容更大。因此，TSV除了會發(fā)生和傳統(tǒng)2D電路一樣的開路或短路的故障外，還可能存在一些特有的結(jié)構(gòu)缺陷，比如針孔和空洞。這些故障比較難以被捕獲到，因為它們通常影響TSV的性能參數(shù)而不是邏輯功能，針對互連線的這些特點，將測試分為兩步進行，先對所有TSV進行時域反射測試，確認沒有故障后，再將TSV與水平互連線通過傳輸門連接起來組成測試路徑，對所有水平路徑進行故障測試。

TSV的結(jié)構(gòu)破壞和空洞會增加其阻抗，甚至斷路。針孔結(jié)構(gòu)在TSV和硅基底之間產(chǎn)生了一個傳導路徑，會導致電荷通過它們之間的等效電阻和電容結(jié)構(gòu)泄露出去。

3.1 垂直互連線的測試

時域反射測試原理：每個待測TSV分別發(fā)射矩形脈沖，在同一端口捕獲反射波，發(fā)射脈沖將會在一些阻抗不匹配點產(chǎn)生反射，在制造中出現(xiàn)故障，會產(chǎn)生預期之外的反射。

• TSV中出現(xiàn)結(jié)構(gòu)破壞或空洞導致開路

  如果電路結(jié)構(gòu)沒有出現(xiàn)問題，理想響應波形應如下圖所示：

當電路中出現(xiàn)結(jié)構(gòu)破壞或者空洞完全斷開，發(fā)射信號會沿TSV傳輸?shù)介_路點處被完全反射回來，在輸入端口被捕獲到。而且，由于信號傳輸路徑變短，實際響應信號的上升時間和傳輸延遲較理想測試響應波形的短。如下圖所示：

• TSV存在高阻抗故障的響應波形

  假設TSV中的空洞僅導致傳輸線局部出現(xiàn)高阻態(tài)，發(fā)射信號仍會在這些阻抗不匹配點產(chǎn)生與之相位相同的反射波，并疊加在一起從同一端口輸出。此時，由于發(fā)射信號在到達TSV末端之前就產(chǎn)生了反射波，實際響應信號的上升時間應小于理想的響應信號，而且傳輸線阻抗的增加，脈沖信號的傳輸延遲相應增加。

• TSV存在針孔結(jié)構(gòu)的響應波形

  當故障是由于針孔結(jié)構(gòu)引起垂直互連線上的電荷泄露時，TSV上輸出的響應信號的幅值將低于理想信號的幅值，因為一部分電信號能量通過傳導路徑泄露到了硅基底。

3.2?水平互連線的測試

當完成TSV測試，確定它們沒有故障后，利用這些TSV作為信號輸入輸出通道進行水平互連線的測試。在2.5D集成電路制造過程中，有兩類故障可能會發(fā)生在水平連接上：開路故障和橋接故障。下圖為測試路徑示意圖。

發(fā)射脈沖從N1端輸入，反射波可以從N1-N5端觀測到。如果待測互連線沒有故障，其測試響應波形如下圖所示，它可以作為后續(xù)故障檢測中的理想信號。

• 存在開路故障

  假設在互連線H4中存在開路故障，每個TSV輸出的響應波形如下圖所示?？梢钥吹綇腘1和N2端觀察到的響應波形的幅值高于理想波形，因為入射波和反射波同相，而其他端口由于信號傳輸路徑被切斷，所以沒有輸出信號。

• 存在橋接故障

  如果H1和H3之間有橋接故障，仿真結(jié)果如圖所示。根據(jù)響應波形，從N1端口輸出的信號的能量小于響應的理想信號，因為反射波與入射波反相，信號被反射后從其他端口輸出，因此N2-N5端口輸出的信號能量變大。

通過理想響應波形和實際響應波形在上升時間、幅值、脈寬等參數(shù)的對比中可以看出，不同故障發(fā)生情況下得到的實際響應波形變化趨勢。