本題鏈接：

https://hdlbits.01xz.net/wiki/Vector0

向量使用一個(gè)名稱對(duì)相關(guān)信號(hào)進(jìn)行分組，以便更方便地操作。 例如?wire [7:0] w 聲明了一個(gè)名為 w 的 8 位向量，它在功能上等同于具有 8 條單獨(dú)的線網(wǎng)。

注意，與 C 語(yǔ)法不一樣的是向量的聲明將位寬放在向量名稱之前。 但是可以在之后通過(guò)選擇名稱之后的位寬達(dá)到選取期望使用的部分。

構(gòu)建一個(gè)具有一個(gè) 3 位輸入的電路，然后輸出相同的向量，并將其拆分為三個(gè)單獨(dú)的 1 位輸出。 將輸出的 o0 連接到輸入向量的位置 0，將 o1 連接到位置 1，等等。

在圖中，旁邊帶有數(shù)字的刻度線表示向量（或“總線”）的寬度，而不是為向量中的每一位使用單獨(dú)的線網(wǎng)。

模塊聲明：

題目

答案

輸出波形

當(dāng)位寬大于 1 時(shí)，wire 或 reg 即可聲明為向量的形式。我們可以指定某一位或若干相鄰位，作為其他邏輯使用。Verilog 支持可變的向量域選擇,持指定 bit 位后固定位寬的向量域選擇訪問(wèn)。

• [bit+: width]?: 從起始 bit 位開(kāi)始遞增，位寬為 width。

• [bit-: width]?: 從起始 bit 位開(kāi)始遞減，位寬為 width。

對(duì)信號(hào)重新進(jìn)行組合成新的向量時(shí)，需要借助大括號(hào)。

參考內(nèi)容：

2.3 Verilog 數(shù)據(jù)類型?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-data-type.html