Verilog HDL（簡稱 Verilog ）是一種硬件描述語言，用于數(shù)字電路的系統(tǒng)設(shè)計(jì)?？蓪λ惴?、門級、開關(guān)級等多種抽象設(shè)計(jì)層次進(jìn)行建模。

Verilog 繼承了 C 語言的多種操作符和結(jié)構(gòu)，與另一種硬件描述語言 VHDL 相比，語法不是很嚴(yán)格，代碼更加簡潔，更容易上手。

Verilog 不僅定義了語法，還對語法結(jié)構(gòu)都定義了清晰的仿真語義。因此，Verilog 編寫的數(shù)字模型就能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。

今天要為大家分享的資料是《Verilog超詳細(xì)教程》，資料來源于北大微電子學(xué)系，于敦山老師。

其實(shí)在以前，電路真的是用手畫的，但是隨著時(shí)代的更替，這已經(jīng)不能滿足工業(yè)界的需求了,于是出現(xiàn)了硬件描述語言。今天，世界上，主流的硬件描述語言有VHDL和verilog，而verilog在國內(nèi)已經(jīng)占據(jù)了絕對地位。因此，學(xué)習(xí)verilog 硬件描述語言就可以了。

本教程有472頁，主要針對 Verilog 初學(xué)者和一定 Verilog 基礎(chǔ)的同學(xué)打造的。下面慕容老師為大家分享一下里面的細(xì)節(jié)。

教程目錄節(jié)選

1.?Verilog的用途

Verilog的主要應(yīng)用包括：

– ASIC和FPGA工程師編寫可綜合的RTL代碼?

– 高抽象級系統(tǒng)仿真進(jìn)行系統(tǒng)結(jié)構(gòu)開發(fā)?

– 測試工程師用于編寫各種層次的測試程序?

– 用于ASIC和FPGA單元或更高層次的模塊的模型開發(fā)?

2.?Verilog可以在三種抽象級上進(jìn)行描述

行為級?

– 用功能塊之間的數(shù)據(jù)流對系統(tǒng)進(jìn)行描述?

– 在需要時(shí)在函數(shù)塊之間進(jìn)行調(diào)度賦值。

RTL級/功能級?

– 用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號描述系統(tǒng)?

– 基于一個(gè)已定義的時(shí)鐘的周期來定義系統(tǒng)模型

結(jié)構(gòu)級/門級?

– 用基本單元(primitive)或低層元件(component)的連接來描述系統(tǒng)以得到更高的精確性，特別是時(shí)序方面。?

– 在綜合時(shí)用特定工藝和低層元件將RTL描述映射到門級網(wǎng)表.

3.?僅需一種語言

Verilog的一個(gè)主要特點(diǎn)是可應(yīng)用于各種抽象級。建模時(shí)可采用門級和RTL級混合描述，在開發(fā)testfixture時(shí)可以采用行為級描述。

每一章節(jié)結(jié)束，還配備了相應(yīng)的復(fù)習(xí)題，看看你能回答出幾道題？

??什么是Verilog ??

? Verilog是公開的嗎??

? 設(shè)計(jì)時(shí)什么時(shí)候采用Verilog RTL級描述??

? Verilog適合做什么樣的設(shè)計(jì)?

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