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Verilog基礎(chǔ)之十三、ROM實(shí)現(xiàn)

2023-07-02 22:11 作者:行中悟_悟中行  | 我要投稿

一、前言

????對(duì)于工程中的存儲(chǔ)邏輯分為兩種,一種是可讀可寫(xiě)的RAM,另一種是只能讀取的ROM,兩者的數(shù)據(jù)讀取都是通過(guò)地址來(lái)查找。對(duì)于ROM,因?yàn)槭侵荒茏x取不能寫(xiě)入,里面的數(shù)據(jù)在初始化時(shí)進(jìn)行存入。

二、非IP核設(shè)計(jì)

????通常ROM的實(shí)現(xiàn)是調(diào)用IP核,在IP核創(chuàng)建時(shí)使用coe文件進(jìn)行初始化,coe文件中存儲(chǔ)了初始化的數(shù)據(jù),工程設(shè)計(jì)中IP核和data文件(如txt文件)讀取兩種方式來(lái)設(shè)計(jì)ROM。

2.1 工程設(shè)計(jì)文件讀取初始化

????設(shè)計(jì)用初始化ROM使用txt文件的數(shù)據(jù),使用了正弦波,方波,三角波三種波形的txt文件數(shù)據(jù),初始化都再對(duì)齊進(jìn)行讀取,存儲(chǔ)器的數(shù)據(jù)寬度為8,深度為512。

2.2 測(cè)試代碼

2.3 仿真結(jié)果

結(jié)果中紅色,綠色,粉紅分別為正弦波,方波,三角波,因clk周期為2ns,深度為512,故一個(gè)大波形周期為1024ns,根據(jù)1、2號(hào)框的坐標(biāo)差3169-2145=1024ns符合預(yù)期。

三、IP核創(chuàng)建ROM

????本章節(jié)介紹使用ROM的IP核穿穿件ROM,并通過(guò)coe文件進(jìn)行初始化ROM,再進(jìn)行讀取,使用的器件為xc7k480tffv1156-1

3.1?IP核生成ROM

????Flow Navigator窗口中IP Catalog進(jìn)行創(chuàng)建

雙擊IP Catalog進(jìn)入創(chuàng)建界面,在Search欄輸入ROM,選擇分布式方式創(chuàng)建

memory config配置界面中Depth為存儲(chǔ)器深度,Data Width為存儲(chǔ)數(shù)據(jù)的寬度,類型為ROM

Port config配置界面默認(rèn)即可,重點(diǎn)為RST&Initialization界面

coe文件格式,第一行指定數(shù)據(jù)的進(jìn)制,第二行為數(shù)據(jù),以空格區(qū)分不同的地址,如7d和7b表示兩個(gè)不同地址的數(shù)據(jù)。

3.2 設(shè)計(jì)代碼

獲取地址的代碼

文件結(jié)構(gòu)

3.3 測(cè)試代碼

3.4 仿真結(jié)果

輸出結(jié)果為正弦波,周期為1024ns

四、modelsim設(shè)置

4.1 模擬信號(hào)顯示

modelsim默認(rèn)顯示數(shù)字信號(hào),需要顯示模擬信號(hào)時(shí),如上述章節(jié)結(jié)果中的正弦波,三角波顯示時(shí),進(jìn)入“Format->Format->analog(automatic)”,即顯示為模擬信號(hào)

?4.2 信號(hào)范圍顯示設(shè)置

????在4.1中設(shè)置模擬信號(hào)顯示后,容易出現(xiàn)該信號(hào)與其他信號(hào)重疊? ,下圖中不僅重疊,也顯示不全

原因?yàn)樾盘?hào)顯示的高度height默認(rèn)為17,將其調(diào)大即可,設(shè)置路徑Format->Height

此處為140


設(shè)置后顯示信號(hào)完整直觀

五、數(shù)據(jù)文件

初始化用到正弦波,三角波的數(shù)據(jù)文件coe和txt獲取路徑,下載后將文件直接放入和.v文件同路徑目錄下即可無(wú)需修改源文件中代碼路徑直接使用

鏈接:https://pan.baidu.com/s/1MEsTEZJdDjaxNTUB9RF8ww??

提取碼:60eu


Verilog基礎(chǔ)之十三、ROM實(shí)現(xiàn)的評(píng)論 (共 條)

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