賽題：三維集成電路的多層模塊劃分最優(yōu)化算法

背景

• 一個數(shù)字電路的Verilog網(wǎng)表通常由多個模塊（module）組成。模塊內(nèi)部的邏輯單元、寄存器之間有大量的連接。模塊和模塊之間也互相有信號的連接。當(dāng)設(shè)計(jì)者在早期規(guī)劃芯片的布圖結(jié)構(gòu)(Floorplan）的階段，通?？梢韵群雎阅K內(nèi)部的連接，而更關(guān)注模塊之間的連接關(guān)系。這樣可以在不損失太多精度的同時，更快速地評估架構(gòu)的可行性。

• 同時我們也需要考慮各個模塊的面積（通常由該模塊內(nèi)部instance的總面積決定），使得這些模塊在后端實(shí)現(xiàn)的布局布線階段，能夠在芯片的版圖上得到合理的面積分配。

• 此處為了簡化問題的形式，我們暫時忽略整個芯片對外的輸入輸出（I/O)而只考慮模塊之間的連接。

• 例如，圖1是擁有7個模塊（Verilogmodule，非hardIPblock）的一個芯片。模塊有不同大小的面積。模塊之間的連接用線段表示，線段上的數(shù)字代表了連接的信號個數(shù)。

三維集成電路與模塊劃分

用三維集成電路來實(shí)現(xiàn)一個芯片，會遇到的一個常見問題是：如何對整個芯片的電路模塊進(jìn)行劃分，使這些模塊被分配到多個裸片（Die）上。

下圖是一個把電路劃分成兩部分，并分配到上下兩個同樣面積的裸片上的例子。劃分之后，兩部分電路之間的連接，通過裸片之間的堆疊工藝實(shí)現(xiàn)，比如常見的有Bump以及TSV（ThroughSiliconVia）。

關(guān)于TSV

TSV提供了信號穿越裸片襯底的通路。但是它自身也需要占據(jù)一部分面積，因此也必須考慮到TSV帶來的額外的面積需求。

當(dāng)多層裸片堆疊時，凡裸片和裸片界面處穿過襯底的地方需要TSV。

關(guān)于Feedthrough

當(dāng)多層裸片堆疊時，比方說3層：從第一層到第三層的信號連接，即使在邏輯上并沒有和第二層的模塊有任何關(guān)系，物理上也必須穿過第二層，即Feedthrough。從而有可能會產(chǎn)生額外的TSV。

約束條件

三維劃分需要考慮的硬性約束條件有：

1.一個裸片上所有模塊的總面積，加上這個裸片上所需的TSV的總面積，不能超過裸片的面積，即面積利用率不能超過100%。

2.相鄰兩個裸片的界面上，可容納的Bump/TSV的數(shù)量是有上限的。

約束條件的例子

下圖是面積約束條件的一個例子（假設(shè)每根線代表100個信號）：

如果不考慮面積，左邊的劃分是最好的，因?yàn)橹恍枰?00個bump。但是第一層的模塊總面積已經(jīng)超過了裸片面積。

此時采用右邊的方案，bump數(shù)量增加到了500個，但只要仍然小于兩個die之間所能容納bump數(shù)量的上限，同時模塊總面積也并沒有超過裸片面積，則仍然是可行的。

題目要求

對于主辦方給定的：

• 模塊連接圖（包含模塊面積以及連接關(guān)系和信號數(shù)量）

• 裸片尺寸、TSV單位尺寸

• 相鄰兩個Die之間的Bump/TSV數(shù)量上限（為簡化題目，假設(shè)Bump和TSV的數(shù)量上限相同）

要求把所有模塊劃分到3個裸片上。不考慮整個芯片對外的I/O。堆疊方向如圖所示，灰色表示襯底：

在滿足硬性約束條件下，最優(yōu)化以下兩個目標(biāo)：

1.3個裸片上模塊的面積利用率盡可能相同。避免出現(xiàn)有些裸片過于擁擠而有些裸片大片空白的情況。利用率=（模塊總面積+TSV總面積）÷裸片面積

2.裸片間bump/TSV數(shù)量盡可能少。

附加題——考慮模塊布局與總線長

基本題并不考慮模塊在版圖上的具體位置，只計(jì)算其面積和連接數(shù)。附加題要求提出一種算法并嘗試實(shí)現(xiàn)：在考慮模塊布局（無縫鋪滿整個裸片區(qū)域，形狀可以是矩形或直角多邊形，如圖8所示）的前提下，使總線長最短。

注1：由于利用率總是小于100%，因此鋪滿后每個模塊的占地面積將大于它的初始面積。但不可小于初始面積。

注2：總線長的計(jì)算用模塊幾何中心之間的水平距離來簡化。

注3：TSV假設(shè)均布在裸片上，可先不考慮其具體位置，但面積需算入。

Cadence簡介

Cadence是電子設(shè)計(jì)領(lǐng)域的關(guān)鍵領(lǐng)導(dǎo)者，擁有超過30年的計(jì)算軟件專業(yè)積累。公司基于智能系統(tǒng)設(shè)計(jì)策略，交付軟件、硬件和IP，助力客戶將設(shè)計(jì)概念轉(zhuǎn)化為現(xiàn)實(shí)。Cadence擁有世界上最具創(chuàng)新精神的企業(yè)客戶群，他們向消費(fèi)電子、超大型計(jì)算機(jī)、5G通訊、汽車、航空、工業(yè)和醫(yī)療等極具活力的應(yīng)用市場交付從芯片、電路板到系統(tǒng)的卓越電子產(chǎn)品。Cadence 已連續(xù)六年名列美國《財(cái)富》雜志評選的 100 家最適合工作的公司。

中國研究生創(chuàng)“芯”大賽簡介

中國研究生創(chuàng)“芯”大賽（簡稱“大賽”）由教育部學(xué)位管理與研究生教育司指導(dǎo)，中國學(xué)位與研究生教育學(xué)會（國家一級學(xué)會）、中國科協(xié)青少年科技中心主辦，清華海峽研究院作為秘書處。作為中國研究生創(chuàng)新實(shí)踐系列賽事之一，大賽聚焦國家戰(zhàn)略需求，助力國家急需、重點(diǎn)發(fā)展領(lǐng)域高層次創(chuàng)新人才培養(yǎng)。針對“卡脖子”領(lǐng)域，由院士領(lǐng)銜專家委員會、知名學(xué)者、企業(yè)高管擔(dān)任評委，是面向全國高等院校及科研院所在讀研究生的一項(xiàng)團(tuán)體性集成電路設(shè)計(jì)創(chuàng)意實(shí)踐活動。鼓勵辦好研究生創(chuàng)新實(shí)踐大賽”被寫入教育部、國家發(fā)展改革委、財(cái)政部《關(guān)于加快新時代研究生教育改革發(fā)展的意見》，研究生獲獎情況被研究生教育重要評估評審認(rèn)可。

賽事宗旨為：創(chuàng)芯、選星、育芯。

大賽面向中國大陸、港澳臺地區(qū)在讀研究生（碩士生和博士生，含留學(xué)生）和已獲得研究生入學(xué)資格的大四本科生（需提供學(xué)校保研、錄取證明）及國外高校在讀研究生。參賽隊(duì)伍可提交集成電路芯片設(shè)計(jì)相關(guān)創(chuàng)意、創(chuàng)新或創(chuàng)業(yè)作品。大賽分為兩級賽程：初賽和決賽。初賽分為自主命題和企業(yè)命題，評審采用網(wǎng)絡(luò)或會議評審的方式進(jìn)行,決賽為現(xiàn)場賽，采用答題、答辯及競演相結(jié)合的方式進(jìn)行。

2022年第五屆大賽將在杭州蕭山區(qū)舉辦，承辦方為浙江大學(xué)杭州國際科創(chuàng)中心。決賽同期還將舉辦集成電路產(chǎn)業(yè)招聘會，集成電路學(xué)術(shù)論壇等活動，邀請來自學(xué)界及業(yè)界嘉賓分享經(jīng)驗(yàn)，促進(jìn)集成電路產(chǎn)學(xué)研融合及科技成果轉(zhuǎn)化，促進(jìn)產(chǎn)業(yè)創(chuàng)新創(chuàng)業(yè)生態(tài)、加強(qiáng)人才供需對接。