Practice:?Create a module with one input and one output that behaves like a wire.

翻譯：搞一個極簡單的電路模塊，它有兩個端口，一進一出，Verilog中對應(yīng)兩個wire類型的信號，用一根wire將in和out進行連接。

連線表示邏輯單元的物理連接，可以對應(yīng)電路中的物理信號連線。連線型變量必須有驅(qū)動源，一種是連接到一個門或者輸出端out，另一種是用assign語句對其進行賦值。

module top_module( input in, output out );

assign out = in;

endmodule