本節(jié)提供了603的交流電氣特性。制造完成后，零件按

最大處理器核心頻率，如第1.4.2.1節(jié)“時鐘交流規(guī)范”所示，并測試

符合該頻率的AC規(guī)范。處理器核心頻率由

總線（SYSCLK）頻率和PLL_CFG[0–3]信號的設置。應設置PLL_CFG信號

在通電之前且之后不改變。這些規(guī)格適用于66 MHz核心頻率

33 MHz總線（66C-2:1總線模式）、66 MHz總線（66%總線模式）和80 MHz核心頻率

40 MHz總線（80C-2:1總線模式）。部件按最大處理器核心頻率和總線模式銷售；看見

第1.9節(jié)，“訂購信息”

筆記：

1.注意：必須選擇SYSCLK頻率和PLL_CFG[0–3]設置，以便生成

SYSCLK（總線）頻率、CPU（核心）頻率和PLL（VCO）頻率不超過各自的頻率

最大或最小工作頻率。請參閱第1.8節(jié)中的PLL_CFG[0–3]信號描述，

有效PLL_CFG[0-3]設置的“系統(tǒng)設計信息”，以及第1.9節(jié)“訂購信息”

可用頻率和零件號。

2.SYSCLK輸入的上升和下降時間是從0.4 V到2.4 V測量的。

3.定時通過設計和表征來保證，并且不經(jīng)過測試。

4.總輸入抖動（短期和長期組合）必須小于±150 ps。

5.重新鎖定時間由設計和特性來保證，并且沒有經(jīng)過測試。PLL重新鎖定時間是

在達到穩(wěn)定的Vdd和SYSCLK之后PLL鎖定所需的最大時間量

上電復位序列。當PLL被禁用并且

隨后在睡眠模式期間重新啟用。還要注意，必須將HRESET保持為斷言的最小值

在上電復位序列期間，PLL重新鎖定時間（100μs）之后的255個總線時鐘。

PM860K01 3BSE018100R1

PM861AK01 3BSE018157R1

PM864

PM864A? ? 3BSE018162R1

PM866A 3BSE076359

PM866AK01 3BSE076939R1

PM866K02 3BSE050199R1

PP825A 3BSE042240R3

PP845 3BSE042235R1

PP846 3BSE042238R1

PP846A 3BSE042238R1

PP865

PP875 3BSE092977R1

PP886H 3BSE069297R1

PPC905AE101 3BHE014070R0101

PPC907BE 3BHE024577R0101

PPD512 A10-15000 3BHE040375R1023