一、SoC設(shè)計內(nèi)容

1.1總線設(shè)計

總線結(jié)構(gòu)及互連設(shè)計直接影響芯片總體性能發(fā)揮，選用成熟的總線架構(gòu)有利于SoC整體性能提升。對于系列化或綜合性能要求高的SoC設(shè)計，就需要深入進(jìn)行系統(tǒng)架構(gòu)研究和優(yōu)化，將總線頻率和帶寬提升到更高水平。

目前SoC總線主要分成IP授權(quán)和開源兩大類，主流商用總線選用ARM的AMBA系列、片上網(wǎng)絡(luò)NoC總線、wishbone總線等。構(gòu)建深度優(yōu)化的總線架構(gòu)，有利于SoC系統(tǒng)的性能提升，解決總線瓶頸讓SoC芯片更具競爭力。

1.2核復(fù)用技術(shù)

IP核指可以重復(fù)使用的、經(jīng)過驗證的擁有知識產(chǎn)權(quán)的電路模塊，一般分為硬核、軟核和固核三種。

IP硬核是指經(jīng)過預(yù)先布局、并對尺寸和功耗進(jìn)行優(yōu)化的、不能由設(shè)計者修改的電路模塊，硬核提供的為掩膜；

IP軟核是指由VHDL/Verilog等硬件描述語言寫出來的電路代碼，與具體的工藝無關(guān)，可基于軟核進(jìn)行電路修改和工藝調(diào)整；

固核是指由RTL描述和可綜合網(wǎng)表文件描述的電路模塊，可基于網(wǎng)表完成后續(xù)工藝調(diào)整和修改。

IP核復(fù)用是指利用成熟的IP核進(jìn)行芯片設(shè)計，采用已有的功能模塊，可大大減輕設(shè)計者的工作量并減少設(shè)計風(fēng)險，同時縮短設(shè)計周期，快速迭代芯片產(chǎn)品，提供系統(tǒng)性能。

IP核復(fù)用必須有很好的兼容性和可移植性，必須提供標(biāo)準(zhǔn)的接口以達(dá)到復(fù)用目的，同時提供良好的開發(fā)文檔和參考手冊幫助購買IP核的設(shè)計人員能夠快速上手使用。

1.3 軟硬件協(xié)同設(shè)計

由于市場和設(shè)計風(fēng)險的壓力，SoC軟硬件協(xié)同設(shè)計尤為重要。軟硬件協(xié)同的關(guān)鍵在于讓軟件提前介入芯片前期設(shè)計和方案論證過程，保證硬件設(shè)計和軟件實現(xiàn)高效同步，能有效減少硬件設(shè)計過程中的設(shè)計風(fēng)險，縮短嵌入式軟件的開發(fā)調(diào)試時間。同時在協(xié)同驗證環(huán)境中，能夠及時發(fā)現(xiàn)軟硬件中存在的問題，避免在最后集成測試階段重新進(jìn)行軟硬件設(shè)計調(diào)整。

1.4 SOC設(shè)計驗證技術(shù)

主要分為IP核驗證、IP核與總線接口兼容性驗證和系統(tǒng)級驗證三個階段，包括兼容性測試、邊角測試、隨機(jī)測試、pattern測試、回歸regression測試和斷言測試等。由于芯片越來越復(fù)雜，軟件仿真開銷大，硬件仿真驗證成為一種重要的驗證手段。驗證工作約占整個設(shè)計工作的70%，如何提高驗證覆蓋率和驗證效率是SoC設(shè)計驗證部分最重要的研究內(nèi)容。

1.5芯片綜合/時序分析技術(shù)

由于SoC系統(tǒng)復(fù)雜度和規(guī)模越來越龐大，多時鐘、多電壓等新挑戰(zhàn)不斷出現(xiàn)，對SoC的綜合性研究提出了更高的要求。尤其是對時序分析，關(guān)鍵路徑的特殊約束分析，要求研究人員具有深厚的SoC系統(tǒng)設(shè)計背景知識。與此同時，靜態(tài)時序分析（STA）、代碼規(guī)則檢查也日趨復(fù)雜，后端仿真效率低下等問題，對總體設(shè)計人員和SoC系統(tǒng)提出了更苛刻的要求。

二、SoC設(shè)計流程

2.1 功能設(shè)計階段

設(shè)計目標(biāo)產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、性能、接口規(guī)格、溫度、功耗等指標(biāo)，作為后續(xù)電路設(shè)計的輸入依據(jù)。根據(jù)市場和公司需求，完成芯片總體結(jié)構(gòu)、規(guī)格參數(shù)、模塊劃分、使用技術(shù)以及各個功能模塊的詳細(xì)定義。總體設(shè)計規(guī)劃完成后，再制定各個維度的設(shè)計方案，比如：芯片設(shè)計方案、軟件功能方案、封裝方案、工藝確定等。芯片設(shè)計方案按照自頂向下方式，逐級分解設(shè)計模塊，形成各個模塊的設(shè)計方案。

2.2 設(shè)計描述和行為級驗證

依據(jù)芯片總體設(shè)計需求，可將SoC劃分成若干功能模塊，并決定這些功能模塊是否需要使用IP核。該過程直接影響SoC的內(nèi)部架構(gòu)及各模塊的頂層信號互連，并在后續(xù)設(shè)計過程中起到?jīng)Q定性作用，因此需要非常仔細(xì)謹(jǐn)慎地選擇產(chǎn)品和IP核。

對于不需要使用IP核的模塊，可使用VHDL/Verilog等硬件描述語言完成硬件電路各模塊的設(shè)計工作。同時定義各個模塊的功能點(diǎn)，按照功能點(diǎn)進(jìn)行功能仿真驗證和行為級驗證。行為級仿真驗證不考慮時序延時，因此無法覆蓋時序相關(guān)問題，只能保證設(shè)計的功能正確性。時序延時的正確性需要通過其他手段實現(xiàn)，比如STA靜態(tài)時序分析、CDC/RDC代碼規(guī)則檢查等。

2.3 邏輯綜合

確定設(shè)計描述后，可使用邏輯綜合工具對代碼進(jìn)行綜合。綜合過程需要選擇適當(dāng)?shù)倪壿嬈骷旌蚐DC時序約束文件，作為合成邏輯電路的綜合參數(shù)。設(shè)計人員需要確定SDC約束文件的正確性，如果是IP核，IP核廠商會提供原版SDC約束文件，但并不適合芯片全局的SDC約束。因此，無論是使用的IP核，還是編寫的verilog代碼，均需要整理編寫SDC約束文件。同時，SDC約束文件也是CDC/RDC代碼規(guī)則檢查的輸入文件之一。

2.4 布局布線和后仿真

布局是指將設(shè)計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線是指完成各個模塊之間的互連連線。各個模塊之間的連線相對較長，因此，產(chǎn)生的延遲會嚴(yán)重影響SoC性能，另外后端在實際布局布線過程中，可能會發(fā)現(xiàn)時序不滿足，關(guān)鍵路徑過長等問題，這些問題均需要通過定位分析的方式反饋給前端或者綜合工具，進(jìn)行布局布線調(diào)整。

后仿真是仿真帶有SDF延時參數(shù)的仿真，后仿真用于測試芯片的時序是否滿足要求，功能性仿真在前仿時已經(jīng)驗證通過，因此后仿真更關(guān)注于仿真過程中的setup、hold time情況。對于后仿真出現(xiàn)的問題，需要定位問題點(diǎn)，判斷是否需要后端修復(fù)、ECO修復(fù)或RTL重綜合。

三、SoC設(shè)計流程舉例

下圖是《SoC設(shè)計方法與實現(xiàn)》文中提到的設(shè)計流程，包括數(shù)字電路設(shè)計前端和后端的全流程。具體各個部分又包括：

硬件設(shè)計定義說明（Hardware Design Specification）：硬件設(shè)計定義說明描述芯片總體結(jié)構(gòu)、規(guī)格參數(shù)、模塊劃分、使用的總線，以及各個模塊的詳細(xì)定義等。

模塊設(shè)計及IP復(fù)用（Module Design & IP Reuse）：對于需要重新設(shè)計的模塊進(jìn)行設(shè)計；對于可復(fù)用的IP核，通常由于總線接口標(biāo)準(zhǔn)不一致需要做一定的修改。

頂層模塊集成（Top Level Integration）：頂層模塊集成是將各個不同的功能模塊，包括新設(shè)計的與復(fù)用的整合在一起，形成一個完整的設(shè)計。通常采用硬件描述語言對電路進(jìn)行描述，其中需要考慮系統(tǒng)時鐘/復(fù)位、I/O環(huán)等問題。

前仿真（Pre-layout Simulation）：前仿真也叫RTL級仿真。通過HDL仿真器驗證電路邏輯功能是否有效。在前仿真時，通常與具體的電路物理實現(xiàn)無關(guān)，沒有時序信息。

邏輯綜合（Logic Synthesis）：邏輯綜合是指使用EDA工具把由硬件描述語言設(shè)計的電路自動轉(zhuǎn)換成特定工藝下的網(wǎng)表，即從RTL級的HDL描述通過編譯與優(yōu)化產(chǎn)生符合約束條件的門級網(wǎng)表。

版圖布局規(guī)劃（Floorplan）：版圖布局規(guī)劃完成的任務(wù)是確定設(shè)計中各個模塊在版圖上的位置，主要包括：I/O規(guī)劃，確定I/O的位置，定義電源和接地口的位置；模塊放置，定義各種物理的組、區(qū)域或模塊，對這些大的宏單元進(jìn)行放置；供電設(shè)計，設(shè)計整個版圖的供電網(wǎng)絡(luò)，基于電壓降（IR Drop）和電遷移進(jìn)行拓?fù)鋬?yōu)化。

功耗分析（Power Analysis）：在設(shè)計中的許多步驟都需要對芯片功耗進(jìn)行分析，從而決定是否需要對設(shè)計進(jìn)行改進(jìn)。在版圖布局規(guī)劃后，需要對電源網(wǎng)絡(luò)進(jìn)行功耗分析（PNA，Power Network Analysis），確定電源引腳的位置和電源線寬度。在完成布局布線后，需要對整個版圖的布局進(jìn)行動態(tài)功耗分析和靜態(tài)功耗分析。除了對版圖進(jìn)行功耗分析以外，還應(yīng)通過仿真工具快速計算動態(tài)功耗，找出主要的功耗模塊或單元。

單元布局和優(yōu)化（Placement & Optimization）：單元布局和優(yōu)化主要定義每個標(biāo)準(zhǔn)單元的擺放位置并根據(jù)擺放的位置進(jìn)行優(yōu)化。

靜態(tài)時序分析（STA，Static Timing Analysis）：STA是一種靜態(tài)驗證方法，通過對提取電路中所有路徑上的延遲等信息的分析，計算出信號在時序路徑上的延遲，找出違背時序約束的錯誤，如檢查建立時間（Setup Time）和保持時間（Hold Time）是否滿足要求。

形式驗證（Formal Verification）：形式驗證也是一種靜態(tài)驗證方法，在整個設(shè)計流程中會多次引入形式驗證用于比較RTL代碼之間、門級網(wǎng)表與RTL代碼之間，以及門級網(wǎng)表之間在修改之前與修改之后功能的一致性。

可測性電路插入（DFT，Design for Test）：可測性設(shè)計是SoC設(shè)計中的重要一步。通常，對于邏輯電路采用掃描鏈的可測試結(jié)構(gòu)，對于芯片的輸入/輸出端口采用邊界掃描的可測試結(jié)構(gòu)?；舅枷胧峭ㄟ^插入掃描鏈，增加電路內(nèi)部節(jié)點(diǎn)的可控性和可觀測性，以達(dá)到提高測試效率的目的。一般在邏輯綜合或物理綜合后進(jìn)行掃描電路的插入和優(yōu)化。

時鐘樹綜合（Clock Tree Synthesis）：SoC設(shè)計方法強(qiáng)調(diào)同步電路的設(shè)計，即所有的寄存器或一組寄存器是由同一個時鐘的同一個邊沿驅(qū)動的。構(gòu)造芯片內(nèi)部全局或局部平衡的時鐘鏈的過程稱為時鐘樹綜合。分布在芯片內(nèi)部寄存器與時鐘的驅(qū)動電路構(gòu)成了一種樹狀結(jié)構(gòu)，這種結(jié)構(gòu)稱為時鐘樹。時鐘樹綜合是在布線設(shè)計之前進(jìn)行的。

布線設(shè)計（Routing）：這一階段完成所有節(jié)點(diǎn)的連接。

寄生參數(shù)提?。≒arasitic Extraction）：通過提取版圖上內(nèi)部互連所產(chǎn)生的寄生電阻和電容值，進(jìn)而得到版圖實現(xiàn)后的真實時序信息。這些寄宿生電路信息將用于做靜態(tài)時序分析和后仿真。

后仿真（Post-layout Simulation）：后仿真也叫門級仿真、時序仿真、帶反標(biāo)的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進(jìn)行仿真，驗證網(wǎng)表的功能和時序是否正確。后仿真一般使用標(biāo)準(zhǔn)延時（SDF，Standard Delay Format）文件來輸入延時信息。

ECO修改（ECO，Engineering Change Order）：ECO修改是工程修改命令的意思。這一步實際上是正常設(shè)計流程的一個例外。當(dāng)在設(shè)計的最后階段發(fā)現(xiàn)個別路徑有時序問題或邏輯錯誤時，有必要通過ECO對設(shè)計的局部進(jìn)行小范圍的修改和重新布線，并不影響芯片其余部分的布局布線。在大規(guī)模的IC設(shè)計中，ECO修改是一種有效、省時的方法，通常會被采用。

物理驗證（Physical Verification）：物理驗證是對版圖的設(shè)計規(guī)則檢查（DRC，Design Rule Check）及邏輯圖網(wǎng)表和版圖網(wǎng)表比較（LVS，Layout Vs. Schematic）。DRC用以保證制造良率。LVS用以確認(rèn)電路版圖網(wǎng)表結(jié)構(gòu)是否與其原始電路原理圖（網(wǎng)表)一致。

四、SoC設(shè)計總結(jié)

芯片設(shè)計過程環(huán)環(huán)相扣，越往后芯片bug越少且修復(fù)的難度越大，ECO產(chǎn)生的人力成本和代價越高昂，因此設(shè)計過程應(yīng)在前期篩選重大芯片bug發(fā)生，早期階段能解決的芯片問題應(yīng)盡早考慮和解決，減少迭代次數(shù)避免項目延期風(fēng)險。按照SoC設(shè)計流程合理規(guī)劃設(shè)計階段，同時將各個階段的工作認(rèn)真仔細(xì)完成，借助EDA工具和有效驗證手段，才能保證SoC芯片設(shè)計的正確性。

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