?一、前言

????????在工程設(shè)計(jì)中，時(shí)鐘信號通常來源于專用的時(shí)鐘單元，如MMCM和PLL等。但也存在來自邏輯單元的信號作為時(shí)鐘，這種時(shí)鐘信號為門控時(shí)鐘。門控時(shí)鐘可以降低時(shí)鐘網(wǎng)絡(luò)的動態(tài)功耗，但同時(shí)也因?yàn)橛山M合邏輯生成，容易產(chǎn)生毛刺。針對門控時(shí)鐘，綜合工具有專門的配置項(xiàng)-gated_clock_conversion和屬性gated_clock，啟用后會將門控時(shí)鐘進(jìn)行轉(zhuǎn)換。

二、GATED_CLOCK?????

? ? ? ? 2.1 屬性說明

? ? ? ? 門控時(shí)鐘轉(zhuǎn)換的配置，需先在Vivado中“Tools->Settings->Project Settings->Synthesis”? ?進(jìn)行-gated_clock_conversion進(jìn)行設(shè)置，可設(shè)置為off，on，auto，配置界面如下圖。

編輯

off：禁止門控時(shí)鐘的轉(zhuǎn)換

on：設(shè)置為on時(shí)并且RTL代碼中時(shí)鐘信號有g(shù)ated_clock屬性時(shí)，門控時(shí)鐘將會進(jìn)行轉(zhuǎn)換

auto：屬于下面兩種情況之一將存在門控時(shí)鐘轉(zhuǎn)換

1、gated_clock屬性設(shè)置為YES

2、綜合工具檢測到組合邏輯并且存在有效的時(shí)鐘約束時(shí)，將會由綜合工具決定是否轉(zhuǎn)換

? ? ? ? RTL中設(shè)置GATED_CLOCK屬性 gated_clock可設(shè)為yes或no

（* gated_clock="yes"*） input clk;

? ? ? ? ?2.2 工程代碼

? ? ? ? ? ?設(shè)計(jì)為一個(gè)觸發(fā)的時(shí)鐘信號來自于兩個(gè)輸入信號進(jìn)行或運(yùn)算，

module gate_conversion (d,d1,ce,clk,out0 ?);
input d,ce;
input d1;
(* gated_clock = "true" *)input clk;
assign clk_conversion=clk|d1;
output out0;
reg out0;
always@(posedge clk_conversion)
if(ce)
? ? out0<=d;
endmodule

? ? ? ? 2.3 綜合結(jié)果

GATED_CLOCK設(shè)置為no，未啟用門控時(shí)鐘轉(zhuǎn)換時(shí)，F(xiàn)DRE的時(shí)鐘信號來自LUT2

編輯

GATED_CLOCK設(shè)置為yes，啟用門控時(shí)鐘轉(zhuǎn)換，clk直接連接到FDRE的C端口，? ?即信號clk和ce進(jìn)行了交換? ? ? ? ??