（教材 Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程_第四版.夏宇聞等）

概述

行為描述語(yǔ)言&結(jié)構(gòu)描述語(yǔ)言

系統(tǒng)級(jí) 算法級(jí) RTL級(jí) 門級(jí) 開(kāi)關(guān)級(jí)

2.1Verilog模塊的基本概念

【例2.1】為什么要定義“reg out;”，可以不定義嗎

理解概念

①原語(yǔ)primitive

②綜合synthesis

③Verilog語(yǔ)法的并行性、層次結(jié)構(gòu)性、可綜合性

④給cout賦高位，給sum賦低位

⑤bufif1(三態(tài)驅(qū)動(dòng)器元件)? ? 實(shí)例化（實(shí)例引用）

Verilog讓我們將注意力集中在系統(tǒng)結(jié)構(gòu)上，綜合由計(jì)算機(jī)軟件來(lái)完成，人不必顧及其邏輯的構(gòu)成細(xì)節(jié)，大大提高設(shè)計(jì)效率。

2.2Verilog用于模塊的測(cè)試

testbench&testfixture

前（RTL）仿真、邏輯網(wǎng)表仿真、門級(jí)仿真。