曼徹斯特編碼方式也如前面所說，雖然傳輸了時鐘信號，但也損失了一部分的帶寬，主要表現(xiàn)在相鄰相同數(shù)據(jù)上。但對于高速數(shù)據(jù)來說，這種編碼方式無疑是這幾種編碼方式中最優(yōu)的，相比NRZI編碼，曼徹斯特編碼不存在長時間信號狀態(tài)不變導(dǎo)致的時鐘信號丟失的情況，所以在這種編碼方式在以太網(wǎng)通信中是十分常用的。

串行和并行哪個速度快？

串口，即串行通信接口，與之對應(yīng)的是并行接口。在實際時鐘頻率比較低的情況下，并口因為可以同時傳輸若干比特，速率確實比串口快。但是，隨著技術(shù)的發(fā)展，時鐘頻率越來越高，當(dāng)時鐘頻率提高到一定的程度時，并行接口因為有多條并行且緊密的導(dǎo)線，導(dǎo)線之間的相互干擾越來越嚴(yán)重。而串口因為導(dǎo)線少，線間干擾容易控制，況且加上差分信號的加持，抗干擾性能大大提升，因此可以通過不斷提高時鐘頻率來提高傳輸速率，這就是為什么現(xiàn)在高速傳輸都采用串行方式的原因。例如常見的USB、SATA、PCIe、以太網(wǎng)等。

如果有人問關(guān)于串行傳輸與并行傳輸誰更好的問題，你也許會脫口而出：串行通信好！但是，串行傳輸之所以走紅，是由于將單端信號傳輸轉(zhuǎn)變?yōu)椴罘中盘杺鬏?，并提升了控制器工作頻率的原因，而“在相同頻率下并行通信速度更高”這個基本道理是永遠不會錯的，通過增加位寬來提高數(shù)據(jù)傳輸率的并行策略仍將發(fā)揮重要作用。當(dāng)然，前提是有更好的措施來解決并行傳輸過程中的種種問題。

標(biāo)準(zhǔn)串口協(xié)議的Verilog實現(xiàn)

基于Verilog實現(xiàn)標(biāo)準(zhǔn)串口協(xié)議發(fā)送8位數(shù)據(jù)：起始位 + 8位數(shù)據(jù)位 +校驗位 +停止位 = 11位，每1位的時間是16個時鐘周期，所以輸入時鐘應(yīng)該為：波特率*16，帶Busy忙信號輸出。實現(xiàn)方法比較簡單，數(shù)據(jù)幀的拼接、計數(shù)器計時鐘周期，每16個時鐘周期輸出一位數(shù)據(jù)即可。

串口發(fā)送1個字節(jié)實現(xiàn)

/*串口協(xié)議發(fā)送：起始位 + 8位數(shù)據(jù)位 +校驗位 +停止位 = 11位 * 16 = 176個時鐘周期clk頻率 =波特率 * 16*/

moduleuart_tx_8bit(

//inputinputclk,//UART時鐘=16*波特率inputrst_n,input[7:0]data_in,//需要發(fā)送的數(shù)據(jù)inputtrig,//上升沿發(fā)送數(shù)據(jù)//outputoutputbusy,//高電平忙:數(shù)據(jù)正在發(fā)送中outputregtx//發(fā)送數(shù)據(jù)信號);

reg[7:0]cnt;//計數(shù)器regtrig_buf;regtrig_posedge_flag;// reg trig_negedge_flag;regsend;

reg[10:0]data_in_buf;//trig上升沿讀取輸入的字節(jié)，拼接數(shù)據(jù)幀wireodd_bit;//奇校驗位 = ~偶校驗位wireeven_bit;//偶校驗位 =各位異或wirePOLARITY_BIT=even_bit;//偶校驗// wire POLARITY_BIT = odd_bit; //奇校驗assigneven_bit=^data_in;//一元約簡，= data_in[0] ^ data_in[1] ^ .....assignodd_bit=~even_bit;assignbusy=send;//輸出的忙信號//起始位+8位數(shù)據(jù)位+校驗位+停止位 = 11位 * 16 = 176個時鐘周期parameterCNT_MAX=176;

always@(posedgeclk)begin

if(!rst_n)

begin

trig_buf0;

trig_posedge_flag0;

// trig_negedge_flag end

else

begin

trig_buftrig;

trig_posedge_flag(~trig_buf)&trig;//在trig信號上升沿時產(chǎn)生1個時鐘周期的高電平// trig_negedge_flag /在trig信號下降沿時產(chǎn)生1個時鐘周期的高電平endend

always@(posedgeclk)begin

if(!rst_n)

send0;

elseif(trig_posedge_flag&(~busy))//當(dāng)發(fā)送命令有效且線路為空閑時，啟動新的數(shù)據(jù)發(fā)送進程send1;

elseif(cnt==CNT_MAX)//一幀資料發(fā)送結(jié)束send0;end

always@(posedgeclk)begin

if(!rst_n)

data_in_buf11'b0;

elseif(trig_posedge_flag&(~busy))//只讀取一次數(shù)據(jù)，一幀數(shù)據(jù)發(fā)送過程中，改變輸入無效data_in_buf{1'b1,POLARITY_BIT,data_in[7:0],1'b0};//數(shù)據(jù)幀拼接end

always@(posedgeclk)begin

if(!rst_n)

cnt0;

elseif(!send||cnt>=CNT_MAX)

cnt0;

elseif(send)

cntcnt+1;end

always@(posedgeclk)begin

if(!rst_n)

tx1;

elseif(send)

begin

case(cnt)//1位占用16個時鐘周期0:txdata_in_buf[0];//低位在前，高位在后16:txdata_in_buf[1];//bit0,占用第16~31個時鐘32:txdata_in_buf[2];//bit1,占用第47~32個時鐘48:txdata_in_buf[3];//bit2,占用第63~48個時鐘64:txdata_in_buf[4];//bit3,占用第79~64個時鐘80:txdata_in_buf[5];//bit4,占用第95~80個時鐘96:txdata_in_buf[6];//bit5,占用第111~96個時鐘112:txdata_in_buf[7];//bit6,占用第127~112個時鐘128:txdata_in_buf[8];//bit7,占用第143~128個時鐘144:txdata_in_buf[9];//發(fā)送奇偶校驗位，占用第159~144個時鐘160:txdata_in_buf[10];//發(fā)送停止位，占用第160~167個時鐘CNT_MAX:tx1;//無空閑位default:;

endcase

end

elseif(!send)

tx1;end

endmodule

仿真波形

串口接收1個字節(jié)實現(xiàn)

串口接收部分的實現(xiàn)，涉及到串口數(shù)據(jù)的采樣，對于MCU來說，不同單片機集成外設(shè)的處理方式有所不同，具體采樣原理可以參考內(nèi)核的Reference Manual。以傳統(tǒng)51內(nèi)核為例，按照所設(shè)置的波特率，每個位時間被分為16個時間片。UART接收器會在第7、8、9三個時間片進行采樣，按照三取二的邏輯獲得該位時間內(nèi)的采樣結(jié)果。其它一些類型的單片機則可能會更加嚴(yán)苛，例如有些工業(yè)單片機會五取三甚至七取五（設(shè)置成抗干擾模式時）。

本程序中采用的中間值采樣，即取16個時鐘周期中的中間位作為當(dāng)前的采樣值。

//Verilog實現(xiàn)串口協(xié)議接收，帶錯誤指示，校驗錯誤和停止位錯誤/*16個時鐘周期接收1位，中間采樣*/modulemy_uart_rx(

inputclk,//采樣時鐘inputrst_n,inputrx,//UART數(shù)據(jù)輸入outputreg[7:0]dataout,//接收數(shù)據(jù)輸出outputregrx_ok,//接收數(shù)據(jù)有效，高說明接收到一個字節(jié)outputregerr_check,//數(shù)據(jù)出錯指示outputregerr_frame//幀出錯指示);

reg[7:0]cnt;reg[10:0]dataout_buf;

regrx_buf;regrx_negedge_flag;regreceive;

wirebusy;wireodd_bit;//奇校驗位 = ~偶校驗位wireeven_bit;//偶校驗位 =各位異或wirePOLARITY_BIT;//本地計算的奇偶校驗// wire polarity_ok;// assign polarity_ok = (POLARITY_BIT == dataout_buf[9]) ? 1 : 0; //校驗正確=1，否則=0assignbusy=rx_ok;assigneven_bit=^dataout;//一元約簡，= data_in[0] ^ data_in[1] ^ .....assignodd_bit=~even_bit;assignPOLARITY_BIT=even_bit;//偶校驗// assign POLARITY_BIT = odd_bit; //奇校驗parameterCNT_MAX=176;

//rx信號下降沿標(biāo)志位always@(posedgeclk)begin

if(!rst_n)

begin

rx_buf0;

rx_negedge_flag0;

end

else

begin

rx_bufrx;

rx_negedge_flagrx_buf&(~rx);

endend//在接收期間，保持高電平always@(posedgeclk)begin

if(!rst_n)

receive0;

elseif(rx_negedge_flag&&(~busy))//檢測到線路的下降沿并且原先線路為空閑，啟動接收數(shù)據(jù)進程receive1;//開始接收數(shù)據(jù)elseif(cnt==CNT_MAX)//接收數(shù)據(jù)完成receive0;end//起始位+8位數(shù)據(jù)位+校驗位+停止位 = 11位 * 16 = 176個時鐘周期always@(posedgeclk)begin

if(!rst_n)

cnt0;

elseif(!receive||cnt>=CNT_MAX)

cnt0;

elseif(receive)

cntcnt+1;end//校驗錯誤:奇偶校驗不一致always@(posedgeclk)begin

if(!rst_n)

err_check0;

elseif(cnt==152)

begin

// if(POLARITY_BIT == rx)if(POLARITY_BIT!=dataout_buf[9])//奇偶校驗正確err_check1;//鎖存// else// err_check endend//幀錯誤:停止位不為1always@(posedgeclk)begin

if(!rst_n)

err_frame0;

elseif(cnt==CNT_MAX)

begin

if(dataout_buf[10]!=1)//停止位err_frame1;

// else// err_frame /如果沒有接收到停止位，表示幀出錯endend

always@(posedgeclk)begin

if(!rst_n)

dataout11'h00;

elseif(receive)

begin

// if(rx_ok)if(cnt>=137)

dataoutdataout_buf[8:1];//數(shù)據(jù)位:8-1位// else if(!rx_ok)// dataout endend

always@(posedgeclk)begin

if(!rst_n)

rx_ok0;

elseif(receive)

begin

if(cnt>=137)//137-169rx_ok1;

else

rx_ok0;

end

else

rx_ok0;end

//起始位+8位數(shù)據(jù)+奇偶校驗位+停止位 = 11 * 16 = 176位always@(posedgeclk)begin

if(!rst_n)

dataout_buf8'h00;

elseif(receive)

begin

case(cnt)//中間采樣8'd8:dataout_buf[0]rx;//起始位=08'd24:dataout_buf[1]rx;//LSB低位在前8'd40:dataout_buf[2]rx;

8'd56:dataout_buf[3]rx;

8'd72:dataout_buf[4]rx;

8'd88:dataout_buf[5]rx;

8'd104:dataout_buf[6]rx;

8'd120:dataout_buf[7]rx;

8'd136:dataout_buf[8]rx;//MSB高位在后8'd152:dataout_buf[9]rx;//奇偶校驗位8'd168:dataout_buf[10]rx;//停止位=1default:;

endcase

endend

endmodule

【文章福利】：小編整理了一些個人覺得比較好的學(xué)習(xí)書籍、視頻資料共享在群文件里面，有需要的可以自行添加哦！~點擊綠色通訊軟件搜索airuimcu加入。

標(biāo)簽：