PCB設(shè)計(jì)前的準(zhǔn)備工作有哪些

　　1.設(shè)計(jì)前的準(zhǔn)備工作

　　信號(hào)完整性（Signal Integrity,SI)是指在信號(hào)線上的信號(hào)質(zhì)量。在開始設(shè)計(jì)之前，必須先確定設(shè)計(jì)策略，這樣才能指導(dǎo)諸如選擇元器件、確定工藝和控制PCB生產(chǎn)等工作。就信號(hào)完整性而言，應(yīng)預(yù)先進(jìn)行調(diào)研，以形成規(guī)則或設(shè)計(jì)準(zhǔn)則，從而確保設(shè)計(jì)結(jié)果不出現(xiàn)明顯的信號(hào)完整性問題、串?dāng)_問題或時(shí)序問題。有些IC制造商提供設(shè)計(jì)準(zhǔn)則，然而這樣的準(zhǔn)則可能存在一定的局限性，按照這樣的準(zhǔn)則可能根本設(shè)計(jì)不了滿足信號(hào)完整性要求的PCB。

　　2.PCB的疊層

　　與制造和成本分析人員交流，可以確定PCB的疊層誤差，還可以發(fā)現(xiàn)PCB的制造公差。例如，如果指定某層是50Ω阻抗控制，制造商是怎樣測(cè)量并確保這個(gè)數(shù)值的？期望的制造公差及在PCB上期望的絕緣常數(shù)是多少？線寬和間距的允許誤差、接地層和信號(hào)層的厚度及間距的允許誤差是多少？依據(jù)上述數(shù)據(jù)，就可以選擇疊層了。注意幾乎對(duì)每個(gè)插入其他PCB或者背板的PCB都有厚度要求，而且多數(shù)PCB制造商對(duì)其可制造的不同類型的層有固定的厚度要求，這將約束最終疊層的數(shù)目。應(yīng)采用阻抗控制工具為不同層生成目標(biāo)阻抗范圍，且要考慮制造商提供的制造允許誤差及鄰近布線的影響。

　　在理想的信號(hào)完整性情況下，所有高速節(jié)點(diǎn)應(yīng)該在阻抗控制內(nèi)層布線（如帶狀線）。但實(shí)際情況是，設(shè)計(jì)者必須經(jīng)常使用外層進(jìn)行所有或部分高速節(jié)點(diǎn)的布線。要使信號(hào)完整性最佳并保持PCB去耦，就應(yīng)該盡可能將接地層/電源層成對(duì)布放。如果根本就沒有電源層，很可能會(huì)遇到信號(hào)芫整性問題。還可能遇到這樣的情況，即在未定義信號(hào)的返回通路之前，很難仿真模擬PCB的性能。

　　3.串?dāng)_阻抗控制

　　來(lái)自鄰近信號(hào)線的耦合將導(dǎo)致串?dāng)_的發(fā)生，并改變信號(hào)線的阻抗。對(duì)相鄰的平行信號(hào)線進(jìn)行耦合分析，可以確定信號(hào)線之間或各類信號(hào)線之間的安全或預(yù)期間距（艇平行布線長(zhǎng)度）。比如，欲將時(shí)鐘到數(shù)據(jù)信號(hào)節(jié)點(diǎn)的串?dāng)_限制在100mV以內(nèi)，使信號(hào)布線保持平行，可以通過(guò)計(jì)算或仿真，找到在任何給定布線層上信號(hào)之間的最小允許間距。同樣，如果設(shè)計(jì)中包含重要的阻抗節(jié)點(diǎn)（或者是時(shí)鐘，或者是專用高速內(nèi)存架構(gòu)），就必須將布線放置在一層（或若干層）上以得到期望的阻抗。

　　4.重要的高速節(jié)點(diǎn)

　　延遲和時(shí)滯是進(jìn)行時(shí)鐘布線時(shí)必須考慮的關(guān)鍵因素。因?yàn)闀r(shí)序要求嚴(yán)格，這種節(jié)點(diǎn)通常必須采用端接器件才能達(dá)到最佳的信號(hào)完整性質(zhì)量。要預(yù)先確定這些節(jié)點(diǎn)，同時(shí)將調(diào)節(jié)元器件放置和布線所需要的時(shí)間加以計(jì)劃，以便調(diào)整信號(hào)完整性的設(shè)計(jì)指標(biāo)。

　　5.技術(shù)選擇

　　不同的驅(qū)動(dòng)技術(shù)適用于不同的任務(wù)。信號(hào)是點(diǎn)對(duì)點(diǎn)的，還是一點(diǎn)對(duì)多抽頭的？是從電路輸出，還是留在相同的PCB上？允許的時(shí)滯和噪聲裕量是多少？作為信號(hào)完整性設(shè)計(jì)的通用準(zhǔn)則，轉(zhuǎn)換速度越慢，信號(hào)完整性就越好。50MHz時(shí)鐘采用500ps上升時(shí)間是沒有理由的。一個(gè)2~3ns的擺率控制器件速度要足夠快，才能保證信號(hào)完整性的品質(zhì)，并且有助于解決諸如輸出同步交換（SSO)和電磁兼容(EMC)等問題。在新型FPGA可編程技術(shù)或用戶定義的ASIC中，可以發(fā)現(xiàn)驅(qū)動(dòng)技術(shù)的優(yōu)越性。在設(shè)計(jì)階段，要從IC供應(yīng)商那里獲得合適的仿真模型。為了有效地覆蓋信號(hào)完整性仿真，需要一個(gè)信號(hào)完整性仿真程序和相應(yīng)的仿真模型，如舊IS(Input/Output Buffer Information Specification)模型。最后在預(yù)布線和布線階段，應(yīng)該建立一系列的設(shè)計(jì)指南，包括目標(biāo)層阻抗'布線間距、傾向采用的元器件工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。

　　6.預(yù)布線階段

　　預(yù)布線信號(hào)完整性規(guī)劃的基本過(guò)程是，首先定義輸入?yún)?shù)范圍(驅(qū)動(dòng)幅度、阻抗、跟蹤速度等）和可能的拓?fù)浞秶ㄗ钚?最大長(zhǎng)度、短線長(zhǎng)度等），然后運(yùn)行每個(gè)可能的仿真組合，分析時(shí)序和信號(hào)完整性仿真結(jié)果，最后找到可以接受的數(shù)值范圍。將工作范圍解釋為pcb布線的約束條件?？梢圆捎貌煌浖ぞ邅?lái)執(zhí)行此類"清掃"準(zhǔn)備工作,布線程序能夠自動(dòng)處理此類布線約束條件。對(duì)多數(shù)用戶而言，時(shí)序信息實(shí)際上比信號(hào)完整性結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號(hào)通路的時(shí)序。在其他應(yīng)用中，這個(gè)過(guò)程還可以用確定與系統(tǒng)時(shí)序指標(biāo)不兼容的引腳或元器件的布局。有可能完全確定需要手工布線的節(jié)點(diǎn)跡需要端接的節(jié)點(diǎn)。對(duì)于可編程器件和ASIC來(lái)說(shuō)，為了改進(jìn)信號(hào)完整性設(shè)計(jì)或避免采用分立端接器件，還可以調(diào)整輸出驅(qū)動(dòng)的選擇。

　　7.避免傳輸線效應(yīng)的方法

　　針對(duì)傳輸先問題引入的影響，可以從以下5個(gè)方面進(jìn)行控制。

　　1)嚴(yán)格控制關(guān)鍵網(wǎng)線的布線長(zhǎng)度如果設(shè)計(jì)中有高速跳變沿存在，就必須考慮到在PCB上存在傳輸線效應(yīng)的問題。特別是現(xiàn)在昔遍使用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個(gè)問題有一些基本原則，即如果采用CMOS或TTLL電路進(jìn)行設(shè)計(jì),工作頻率小于10MHz時(shí)，布線長(zhǎng)度應(yīng)不大于7in;工作頻率在50MHz時(shí)，布線長(zhǎng)度應(yīng)不大于1.5in;如果工作頻率達(dá)到或超過(guò)75MHz,布線長(zhǎng)度應(yīng)在1in以內(nèi)。如果超過(guò)上述標(biāo)準(zhǔn)，就存在傳輸線效應(yīng)的問題。

　　2)合理規(guī)劃布線的拓?fù)浣Y(jié)構(gòu)選擇正確的布線路徑和終端拓?fù)浣Y(jié)構(gòu)是解決傳輸線效應(yīng)問題的方法。布線的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當(dāng)使用高速邏輯器件時(shí)，除非布線分支長(zhǎng)度很短，否則快速邊沿變化的信號(hào)將被信號(hào)主干布線上的分支布線所扭曲。通常，PCB布線采用兩種基本拓?fù)浣Y(jié)構(gòu)，即菊花鏈（DaisyChain)布線和星形（Star)布線。菊花鏈布線，即布線從驅(qū)動(dòng)端開始，依次到達(dá)各接收端。如果使用串聯(lián)電阻來(lái)改變信號(hào)特性，串聯(lián)電阻應(yīng)該緊靠驅(qū)動(dòng)端。菊花鏈布線在控制布線的高次諧波干擾方面效果最好。但這種布線方式布通率最低，不容易實(shí)現(xiàn)100%布通。在實(shí)際設(shè)計(jì)中，可以使菊花鏈布線中的分支長(zhǎng)度盡可能短。星形線可以有效地避免時(shí)鐘信號(hào)的不同步問題，但在密度很高的PCB上手工完成布線將變得十分困難。使用自動(dòng)布線器是完成星形布線的最好方法。在星形拓?fù)浣Y(jié)構(gòu)中，每條分支上都需要終端電阻，其電阻值應(yīng)和連線的特征阻抗相匹配。特征阻抗值和終端匹配電阻值可以通過(guò)手工計(jì)算得出，也可以通過(guò)CAD工具計(jì)算得到。在實(shí)際設(shè)計(jì)中，可使用如下方法選擇終端匹配。

　　【RC匹配終端】這種方式可以減少功率消耗，但只能在信號(hào)工作比較穩(wěn)定的情況下使用，最適合于對(duì)時(shí)鐘信號(hào)線進(jìn)行匹配處理。這種方法的缺點(diǎn)是RC匹配終端中的電容可能影響信號(hào)的形狀和傳播速度。

　　【串聯(lián)電阻匹配】這種方式不會(huì)產(chǎn)生額外的功率消耗，但會(huì)減慢信號(hào)的傳輸，可用于時(shí)間延遲影響不大的總線驅(qū)動(dòng)電路，可以減少PCB上元器件的使用數(shù)量和降低連線密度。

　　【分離匹配終端】這種方式需要匹配元器件放置在接收端附近，其優(yōu)點(diǎn)是不會(huì)拉低信號(hào)，并且可以很好地避免噪聲，常用于TTL輸入信號(hào)，如ACT、HCT、FAST等。

　　此外，對(duì)于終端匹配電阻的封裝形式和安裝方式也必須加以考慮。通常，SMD表面貼裝電阻比DIP封裝電阻具有較低的電感，所以SMD封裝電阻成為首選。如果選擇DIF封裝電阻，也有兩種安裝方式可選，即垂直方式和水平方式。在垂直安裝方式中，DIP封裝電阻的一條安裝引腳很短，可以減小電阻和PCB間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長(zhǎng)的垂直安裝會(huì)増加電阻的電感。水平安裝方式因安裝較低而具有較低的電感，但過(guò)熱的DIP封裝電阻會(huì)產(chǎn)生漂移，在最壞的情況下，DIP封裝電阻可能開路，造成PCB布線終端匹配失效，從而成為潛在的失敗因素。

　　3)抑制電磁干擾的方法較好地解決信號(hào)完整性問題，可以改善PCB的電磁兼容性（EMC)。其中，保證PCB有良好的接地是非常重要的。對(duì)于復(fù)雜的設(shè)計(jì)，采用1言號(hào)層配一個(gè)地線層是十分有效的方法，多層板中的頂層和底層的地平面至少能降低輻射10dB。

　　另外，降低PCB的最外層信號(hào)的密度，也是減少電磁輻射的好方法，這可采用"表面積層"技術(shù)"Build-up"設(shè)計(jì)制作PCB來(lái)實(shí)現(xiàn)。表面積層是通過(guò)在音通工藝的PCB上増加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)實(shí)現(xiàn)的，電阻和電容可埋在表層下，單位面積上的布線密度會(huì)増加近一倍，因而可降低PCB的面積。PCB面積的縮小對(duì)布線的拓?fù)浣Y(jié)構(gòu)有著巨大的影響，這意味著縮小電流回路和分支布線長(zhǎng)度，而電磁福射與電流回路的面積近似成正比。同時(shí)，縮小PCB面積意味著應(yīng)使用高密度引腳封裝器件，這又使得連線長(zhǎng)度進(jìn)一步縮短，從而使電流回路減小，提高了電磁兼容特性。此外，還有一些其他的技術(shù)：在對(duì)PCB的元器件進(jìn)行布局時(shí)，將模擬系統(tǒng)和數(shù)字系統(tǒng)盡量分開；適當(dāng)?shù)厥褂萌ヱ铍娙萁档凸╇?地噪聲，從而降低EMI;讓信號(hào)的傳輸線盡量遠(yuǎn)離PCB邊緣；避免在PCB上布直角信號(hào)傳輸線；了解在基本頻率和由反射而引起的諧波頻率上的PCB布線響應(yīng)等方法。

　　4)電源去耦技術(shù)為減小集成電路芯片上電源電壓的瞬時(shí)過(guò)沖，應(yīng)添加去耦電容。添加去耦電容可以有效去除電源上的毛刺的影響，并減少在PCB上的電源環(huán)路的輻射。為了獲得平滑毛刺的最佳效果，去耦電容應(yīng)直接連接在IC的電源引腳上，而不是僅連接在電源層上。有一些器件插座上帶有去錫電容，而有的器件則要求去溝電容距器件的距離要足夠小。

　　任何高速和高功耗的元器件應(yīng)盡量放置在一起，以咸少電源電壓瞬時(shí)過(guò)沖。如果沒有電源層，那么較長(zhǎng)的電源連線將在信號(hào)和回路之間形成環(huán)路，從而成為輻射源和易感應(yīng)電路。布線構(gòu)成一個(gè)不穿過(guò)同一網(wǎng)線或其他布線環(huán)路的情況稱為開環(huán)，否則將構(gòu)成閉環(huán)。這兩種情況都會(huì)形成天線效應(yīng)（線天線和環(huán)形天線）。天線對(duì)外產(chǎn)生EMI輻射，同時(shí)自身也成為敏感電路。閉環(huán)產(chǎn)生的輻射與閉環(huán)面積近似成正比。高速電路設(shè)計(jì)是一個(gè)非常復(fù)雜的設(shè)計(jì)過(guò)程，有諸多因素需要加以考慮。這些因素有時(shí)互相對(duì)立。例如，高速器件布局時(shí)位置靠近雖然可以減少延時(shí)，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)。因此在設(shè)計(jì)時(shí)應(yīng)權(quán)衡各種因素，做出全面的折中考慮，既滿足設(shè)計(jì)要求，又降低設(shè)計(jì)復(fù)雜度。

　　5)端接技術(shù)使用歐姆定律減少在驅(qū)動(dòng)端和傳輸線負(fù)載端的阻抗不匹配。驅(qū)動(dòng)端的阻抗一般小于50Ω,可以在驅(qū)動(dòng)端上串聯(lián)電阻來(lái)提高其阻抗使其與傳輸線匹配，這種技術(shù)稱為"串行端接"；負(fù)載阻抗通常遠(yuǎn)大于50Ω,可以在負(fù)載端并聯(lián)電阻來(lái)降低其阻抗使其與傳輸線匹配，這種技術(shù)稱為"并行端接"。這兩種方法都有各自的優(yōu)缺點(diǎn)，結(jié)合起來(lái)比較有效。圖1-3-1所示的并行端接中，負(fù)載端的并聯(lián)電阻能夠有效工作，但也有如下缺點(diǎn)。

　　増加驅(qū)動(dòng)電流從而増加電源損耗。増加串?dāng)_，増加EMI。増加地反彈或供電噪聲（取決于并聯(lián)電阻上拉或下拉）。

　　圖1-3-2所示的串行端接中，驅(qū)動(dòng)端的串聯(lián)電阻能減少損耗，但驅(qū)動(dòng)器的阻抗成了非線性，而且會(huì)損失很多進(jìn)入傳輸線的能量。