《計(jì)算機(jī)原理》模擬試卷3

考試形式：閉卷 考試時(shí)間：120分鐘

站點(diǎn)：_________ 姓名： 學(xué)號(hào)： 成績：

一、名詞解釋： （3分×5）

1．保留斷點(diǎn)

2．Cache

3．微程序

4．CPU周期

5．總線

二、是非題： （2分×10）

1. 立即尋址方式是：從主存中取出指令后，可立即獲得操作數(shù)地址。 （ ）

2．相聯(lián)存儲(chǔ)器是按內(nèi)容指定方式進(jìn)行尋址的存儲(chǔ)器。 （ ）

3．程序訪問的局部性理論是引入Cache的理論依據(jù)。 （ ）

4．進(jìn)棧操作時(shí)，SP寄存器的內(nèi)容送地址總線。 （ ）

5．靜態(tài)RAM是非易失性器件，所以不需刷新。 （ ）

6．控制存儲(chǔ)器是用來存放微程序的存儲(chǔ)器，它應(yīng)該比主存儲(chǔ)器速度快。 （ ）

7．程序中斷需保護(hù)斷點(diǎn)和現(xiàn)場，兩者都是通過程序保護(hù)的。 （ ）

8．多路型DMA控制器以字節(jié)交叉方式通過DMA控制器進(jìn)行數(shù)據(jù)傳送。 （ ）

9. 集中式總線仲裁方式中，獨(dú)立請求方式響應(yīng)速度最快 （ ）

10. T時(shí)鐘是計(jì)算機(jī)操作的最小單位。 （ ）

三、填空題：（1分′10）

1．浮點(diǎn)數(shù)規(guī)格化時(shí)，尾數(shù)若向左移一位，階碼應(yīng)_______，為_____規(guī)操作；尾數(shù)若向右移一位，階碼應(yīng)________，為____規(guī)操作。

2． 設(shè)A、B兩數(shù)用變型補(bǔ)碼做加法，操作結(jié)果為10．0011，則運(yùn)算結(jié)果的符號(hào)為______，運(yùn)算結(jié)果產(chǎn)生________。

3. 微程序控制器比組合邏輯控制器慢的原因主要是由于增加了從________中讀取微指令的時(shí)間。

4. CPU在中斷響應(yīng)周期由硬件電路完成如下操作：_______________、______________和_____________________。

四、選擇題： （2分′10）

1. 單地址指令中，為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)操作數(shù)常采用_____獲得。

A. 隱含尋址方式 B. 基址尋址方式

C. 堆棧尋址方式 D. 間接尋址方式

2. ______存儲(chǔ)器不可以斷電，否則會(huì)使數(shù)據(jù)丟失。

A. 磁盤 B. ROM

C. RAM D. 光盤

3. 設(shè)采用奇校驗(yàn)，在傳送過程中出現(xiàn)差錯(cuò)的那組信息是______。

A．01001100 B. 10010001

C. 01111110 D. 11000111

4 . 頁式虛擬存儲(chǔ)器頁表長度取決于______。

A．虛存的頁數(shù) B. 主存的頁數(shù)

C．Cache的容量 D. 虛存與主存容量之比

5. 在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)算一般是采用____實(shí)現(xiàn)的？

A. 補(bǔ)碼運(yùn)算的二進(jìn)制加法器

B. 補(bǔ)碼運(yùn)算的二進(jìn)制減法器

C. 補(bǔ)碼運(yùn)算的十進(jìn)制加法器

D. 原碼運(yùn)算的二進(jìn)制減法器

6. 微程序控制器中，機(jī)器指令與微指令的關(guān)系是_____。

A 每條機(jī)器指令由一段用微指令編成的微程序來解釋執(zhí)行。

B 一條微指令由若干條機(jī)器指令組成。

C 每條機(jī)器指令由一條微指令來執(zhí)行。

D 一段機(jī)器指令組成的程序可由一條微指令來執(zhí)行

7. 采用串行接口進(jìn)行7位ASCII碼傳送，停止位為2位并帶1位奇校驗(yàn)位，當(dāng)波特率為9600時(shí)，字符傳送速率為______。

A 960字符/s B 873字符/s C 1067字符/s D 480字符/s

8. DMA控制器的總線請求被響應(yīng)的條件是____。

A CPU開中斷且指令周期結(jié)束 B CPU不正在為中斷服務(wù)

C 當(dāng)前指令周期結(jié)束 D CPU正在占用總線且總線周期結(jié)束

9．一般機(jī)器周期的時(shí)間是根據(jù)從_____來規(guī)定的。

A 主存中讀取一個(gè)數(shù)據(jù)字的最長時(shí)間

B 主存中讀取一個(gè)指令字的最短時(shí)間

C 主存中寫入一個(gè)數(shù)據(jù)字的平均時(shí)間

D 主存中讀取一個(gè)數(shù)據(jù)字的平均時(shí)間

10. 異步控制常用于____的主要控制方式。

A 微型機(jī)CPU控制中

B 組合邏輯控制CPU中

C 微程序控制器中

D 訪問主存和外設(shè)時(shí)

五、設(shè)：X=-0.00000100010B , Y=0.0001011B, 取階碼4位，尾數(shù)8位（各含1位符號(hào)

位），階碼和尾數(shù)均用補(bǔ)碼表示，請完成X+Y運(yùn)算。（寫出運(yùn)算步驟） (10分)

六、 用2K×4位的存儲(chǔ)器芯片組成8KB的SRAM存儲(chǔ)器。設(shè)CPU的地址總線為A15-A0，存儲(chǔ)器使能控制信號(hào)為MREQ’，讀/寫控制信號(hào)為R/W’ 。8KBSRAM占有的地址空間為6000H-7FFFH。 （15分）

(1) 存儲(chǔ)器數(shù)據(jù)寄存器應(yīng)為___________位；

(2) 存儲(chǔ)器地址寄存器應(yīng)為___________位；

(3) 請畫出存儲(chǔ)器的組成邏輯圖。

七、在某計(jì)算機(jī)系統(tǒng)中：

（1） 中斷采用菊花鏈控制電路，若一條鏈路上有2個(gè)設(shè)備（1#和2#）同時(shí)向主機(jī)提出中斷請求，試問主機(jī)共能收到幾個(gè)中斷請求？

（2） 若1#設(shè)備優(yōu)先級(jí)高于2#設(shè)備，請分析主機(jī)收到中斷請求的情況（什么情況下該收到什么設(shè)備的中斷請求）；

（3） 具體指出程序中斷方式工作時(shí)，哪一段時(shí)間體現(xiàn)了主機(jī)與設(shè)備是并行工作的；

（4） 若CPU允許中斷，無總線請求，那么最高優(yōu)先級(jí)的設(shè)備其中斷響應(yīng)的最長延時(shí)時(shí)間為多少？ （10分）

一、 選擇題

1 EEPROM是指（D ）。

A 讀寫存儲(chǔ)器 B 只讀存儲(chǔ)器

C 閃速存儲(chǔ)器 D 電擦除可編程只讀存儲(chǔ)器

2 常用的虛擬存儲(chǔ)系統(tǒng)由（ B ）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。

A cache-主存 B 主存-輔存 C cache-輔存 D 通用寄存器-cache

3 某計(jì)算機(jī)字長32位，其存儲(chǔ)容量為256MB，若按單字編址，它的尋址范圍是（ D ）。

A 64MB B 32MB C 32M D 64M

4 主存貯器和CPU之間增加cache的目的是（ A ）。

A 解決CPU和主存之間的速度匹配問題

B 擴(kuò)大主存貯器容量

C 擴(kuò)大CPU中通用寄存器的數(shù)量

D 既擴(kuò)大主存貯器容量，又?jǐn)U大CPU中通用寄存器的數(shù)量

5 某DRAM芯片，其存儲(chǔ)容量為512K×8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（ D ）。512 * 1024 B

A 8，512 B 512，8 C 18，8 D 19，8

6 交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器，它用（ A ）方式執(zhí)行多個(gè)獨(dú)立的讀寫操作。

A 流水 B 資源重復(fù) C 順序 D 資源共享

7 某微型計(jì)算機(jī)系統(tǒng)，其操作系統(tǒng)保存在硬磁盤上，其內(nèi)存儲(chǔ)器應(yīng)該采用（C　）

A RAM B ROM C　RAM和ROM　　　D　CCD

8 某SRAM芯片，其容量為1M×8位，除電源和接地端外，控制端有E和R/W#，該芯片的管腳引出線數(shù)目是（ D ）。

A 20 B 28 C 30 D 32

9 雙端口存儲(chǔ)器所以能進(jìn)行高速讀/寫操作，是因?yàn)椴捎茫?D ）。

A 高速芯片 B 新型器件

C 流水技術(shù) D 兩套相互獨(dú)立的讀寫電路

10 存儲(chǔ)單元是指（B ）。

A 存放1個(gè)二進(jìn)制信息位的存儲(chǔ)元

B 存放1個(gè)機(jī)器字的所有存儲(chǔ)元集合

C 存放1個(gè)字節(jié)的所有存儲(chǔ)元集合

D 存放2個(gè)字節(jié)的所有存儲(chǔ)元集合

二、 填空題

1 雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用（空間 ）并行技術(shù)，后者采用（ 時(shí)間 ）并行技術(shù)。

2 廣泛使用的（SRAM ）和（DRAM ）都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器。前者的速度比后者快，但集成度不如后者高。

3 反映主存速度指標(biāo)的三個(gè)術(shù)語是存取時(shí)間、（存儲(chǔ)周期 ）和（存儲(chǔ)器帶寬 ）。

4 某計(jì)算機(jī)字長32位，其存儲(chǔ)容量為64MB，若按字編址，它的存儲(chǔ)系統(tǒng)的地址線至少需要（ 24 ）條。

5 某四模塊交叉存儲(chǔ)器，每個(gè)模塊的存儲(chǔ)容量為128K×64位，存儲(chǔ)周期為200ns，則數(shù)據(jù)總線的寬度為（ 64 ），總線傳送周期的最大值為（ 50 ）ns。若總線傳送周期取該最大值，則CPU連續(xù)讀取4個(gè)字所需的時(shí)間為（350 ）ns。

200/4 = 50 200 + (4-1) * 50 = 350

6 對(duì)存儲(chǔ)器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié)構(gòu)，即（ Cache ）、（ 主存 ）、（輔存 ）。

7　一個(gè)組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個(gè)字，則主存地址共（20 ）位，其中主存字塊標(biāo)記應(yīng)為（ 9 ）位，組地址應(yīng)為（ 5 ）位。

三、 簡答題

1 簡要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問速度？

2 存儲(chǔ)系統(tǒng)中加入cache存儲(chǔ)器的目的是什么？有哪些地址映射方式，各有什么特點(diǎn)？

四、 綜合題

1 用定量分析方法證明多模塊交叉存儲(chǔ)器帶寬大于順序存儲(chǔ)器帶寬。

2 某計(jì)算機(jī)系統(tǒng)中，CPU可輸出20條地址線（A19～A0），8條數(shù)據(jù)線（D7～D0）和1條控制線（WE#），主存儲(chǔ)器按字節(jié)編址，由容量為8KB的ROM和32KB的RAM構(gòu)成，擬采用8K × 4位的ROM芯片2片，32K × 2位的RAM芯片4片。

要求：ROM的地址范圍為18000H～19FFFH，RAM的地址范圍為98000H～9FFFFH，畫出CPU與主存儲(chǔ)器的連接圖。

3 設(shè)存儲(chǔ)器容量為64M字，字長為64位，模塊數(shù)m=8，分別用順序和交叉方式進(jìn)行組織。存儲(chǔ)周期T=100ns，數(shù)據(jù)總線寬度為64位，總線傳送周期t=50ns。

求：順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？

4 某機(jī)器采用四體交叉存儲(chǔ)器，今執(zhí)行一段小循環(huán)程序，此程序放在存儲(chǔ)器的連續(xù)地址單元中。假設(shè)每條指令的執(zhí)行時(shí)間相等，而且不需要到存儲(chǔ)器存取數(shù)據(jù)，請問在下面兩種情況中（執(zhí)行的指令數(shù)相等），程序運(yùn)行的時(shí)間是否相等？

（1） 循環(huán)程序由6條指令組成，重復(fù)執(zhí)行80次。

（2） 循環(huán)程序由8條指令組成，重復(fù)執(zhí)行60次。

5 某計(jì)算機(jī)系統(tǒng)的內(nèi)存儲(chǔ)器由cache和主存構(gòu)成，cache的存取周期為45ns，主存的存取周期為200ns。已知在一段給定的時(shí)間內(nèi)，CPU共訪問內(nèi)存4500次，其中340次訪問主存。問：

?。?）cache命中率是多少？

?。?）CPU訪問內(nèi)存的平均時(shí)間是多少ns?

　（3）cache－主存系統(tǒng)的效率是多少？

6 某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由cache、主存和磁盤構(gòu)成。cache的訪問時(shí)間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時(shí)間將其裝入cache，然后再進(jìn)行訪問；如果被訪問的單元不在主存中，則需要10ms的時(shí)間將其從磁盤中讀入主存，然后再裝入cache中并開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問一個(gè)字的平均時(shí)間。

7 某計(jì)算機(jī)的存儲(chǔ)器系統(tǒng)采用L1、L2 Cache和主存3級(jí)分層結(jié)構(gòu)，訪問第一級(jí)命中率95％，訪問第二級(jí)時(shí)命中率50％，其余50％訪問主存，所有訪問均在第一級(jí)Cache中命中。假定訪問L1 Cache需要1個(gè)時(shí)鐘周期，訪問L2 Cache和主存分別需要10個(gè)和100個(gè)時(shí)鐘周期。問：平均需要多少個(gè)時(shí)鐘周期？

8 某計(jì)算機(jī)存儲(chǔ)器按字節(jié)尋址，設(shè)主存容量為512KB，Cache容量為16KB，每塊有16個(gè)字，每字32位。

⑴若Cache采用直接映射方式，請給出主存地址字段中各段的位數(shù)。

⑵若Cache采用四路組相聯(lián)映射，請給出主存地址字段中各段的位數(shù)。

9　主存儲(chǔ)器容量為64KB，字節(jié)尋址，塊（行）的大小為8B。假設(shè)采用直接映射方式的cache（劃分為32行）。問：

（1） 存儲(chǔ)器地址如何劃分成標(biāo)記、行號(hào)、字節(jié)號(hào)？

（2） 如下4種地址的內(nèi)容將存入cache哪些行？

1111H，0C334H，0D01DH，0AAAAH

（3） 假設(shè)地址0001101000011010B的字節(jié)內(nèi)容存入cache，那么與它同存一行的其他字節(jié)的地址各是什么？

單項(xiàng)選擇題：

1． 下列__B___項(xiàng)是針對(duì)一個(gè)MIPS計(jì)算機(jī)體系結(jié)構(gòu)的改變？

A. 僅提高系統(tǒng)時(shí)鐘頻率，不做其他改變

B. 額外增加一個(gè)16位的通用整數(shù)寄存器

C. 增加一個(gè)指令緩沖器

D. 額外增加一個(gè)流水線階段

2． 下列__C___項(xiàng)是針對(duì)一個(gè)MIPS計(jì)算機(jī)實(shí)現(xiàn)的改變

A. 將指令位寬從32位擴(kuò)展到64位

B. 去掉延遲槽

C. 從數(shù)據(jù)通路中去掉部分轉(zhuǎn)發(fā)功能

D. 額外增加一個(gè)16位的通用整數(shù)寄存器

3． 下面__A___項(xiàng)關(guān)于流水寄存器的描述是正確的？

A. 增加流水線的階段通常會(huì)導(dǎo)致控制和數(shù)據(jù)冒險(xiǎn)

B. 流水線階段越多，系統(tǒng)性能越高

C. 流水線寄存器開銷對(duì)流水線的最大階段數(shù)沒有影響

D. 改變流水線的階段數(shù)通常要求更改指令集結(jié)構(gòu)

4． CPU片上cache分別采用獨(dú)立的指令cache和數(shù)據(jù)cache的目的是_D____。

A. 降低內(nèi)存訪問錯(cuò)失率

B. 解決控制冒險(xiǎn)（控制相關(guān)沖突）

C. 解決數(shù)據(jù)冒險(xiǎn)（數(shù)據(jù)相關(guān)沖突）

D. 解決結(jié)構(gòu)冒險(xiǎn)（資源相關(guān)沖突）

5． IEEE754單精度浮點(diǎn)數(shù)X=(-1)S ′ (1.M)′ 2E-127能表示的最大正整數(shù)是__A___。

A. 2128-2104

B. 2127-2104

C. 2127-2103

D. 2126-2103

6． 當(dāng)執(zhí)行一條指令時(shí)，先把它從指令cache存儲(chǔ)器讀出，然后再傳送至___A_____。

A. IR寄存器

B. AC寄存器

C. PC寄存器

D. SP寄存器

7． 假定用若干個(gè)2 K×4位的芯片組成一個(gè)8 K×8位的存儲(chǔ)器，則地址0B12H所在芯片的最小地址是__B____。

A. 0000H

B. 0800H

C. 1000H

D. 1800H

8． 一個(gè)經(jīng)典流水線實(shí)現(xiàn)包括IF，ID，EX，MEM及WB五個(gè)階段。采用轉(zhuǎn)發(fā)技術(shù)后，下面__D___組指令仍然存在數(shù)據(jù)沖突。

A. add r3,r1,r2；add r3,r4,r5；

B. add r1, r2, r3; sub r4, r1, r5;

C. add r1, r2, r3; st $15, 100(r1)

D. ld r1, 100(r2); sub r4, r1, r5;

綜合應(yīng)用題

1．（8分）給定一個(gè)內(nèi)存系統(tǒng)及位寬一個(gè)字（32比特）的總線，該內(nèi)存系統(tǒng)的參數(shù)如下表所示:

將地址送到內(nèi)存所需時(shí)間

1時(shí)鐘周期

行周期時(shí)間

10時(shí)鐘周期

列訪問時(shí)間

4時(shí)鐘周期

從內(nèi)存返回一個(gè)字所需時(shí)間

1時(shí)鐘周期

（1） 請計(jì)算從內(nèi)存取一個(gè)字所需要的時(shí)鐘周期數(shù)。

16時(shí)鐘周期

（2） 請計(jì)算從內(nèi)存取8個(gè)字所需要的時(shí)鐘周期數(shù)。假定內(nèi)存訪問地址采用順序方式組織，并且所要讀取的8個(gè)字位于兩塊上，其中每塊由4個(gè)字組成，每塊中的字在同一行，但兩塊位于不同的行。

順序組織方式，讀取一個(gè)塊上的4個(gè)字需要的時(shí)間是4*16=64，讀出2個(gè)塊上的共8個(gè)字需要的時(shí)間是64*2=128時(shí)鐘周期。

（3） 請計(jì)算從內(nèi)存取8個(gè)字所需要的時(shí)鐘周期數(shù)。假定內(nèi)存訪問地址采用4模塊交叉方式組織，并且所要讀取的8個(gè)字位于兩塊上，其中每塊由4個(gè)字組成，每塊中的字位于不同的存儲(chǔ)器模塊，這兩塊也位于不同的行。

交叉組織方式，讀取第一個(gè)塊（4個(gè)位于不同模塊的字）所需的時(shí)間是16+3*1=19時(shí)鐘周期。讀取2個(gè)塊（8個(gè)字）所需的時(shí)間是16+7*1=23時(shí)鐘周期。

2．（5分）MIPS指令集提供條件指令，比如，可以利用beq指令實(shí)現(xiàn)條件分支。我們也可以實(shí)現(xiàn)其他類型的條件指令，條件數(shù)據(jù)傳送就是這樣一種指令。

假定MIPS指令集中的一條新指令為：cmove $r1, $r2, $r3

它的功能可以描述為：

if (r3==0) then

r1=r2;

else

無操作

也就是說，當(dāng)r3為零時(shí)，這條指令將r2的值賦給r1。

假定cmove指令用于替換下列指令序列：

bne $r3, $r0, skip

move r1=r2;

skip: ….

假定程序中20%的條件分支是以上述形式出現(xiàn)，那么這樣一個(gè)分支指令序列可以用一條件數(shù)據(jù)傳送指令cmove來替換。假定cmove指令和數(shù)據(jù)傳送指令move具有相同的平均CPI（每條指令的時(shí)鐘周期數(shù)），那么條件數(shù)據(jù)傳送指令cmove的效果就是消除了條件分支所要求的時(shí)間?？紤]下表中給定的數(shù)據(jù)，請給出這種替換可以帶來的程序加速比。

指令類別

頻率

平均CPI

算術(shù)

43%

1.0

數(shù)據(jù)傳送

40%

1.4

條件分支

15%

1.8

其他

2%

1.3

加速比=（43%*1.0+40%*1.4+15%*1.8 +2%*1.3）/（43%*1.0+40%*1.4+15%*(（80%*1.8）+（20%+1.4）） +2%*1.3）=2.6936/1.76072=1.5

3．（10分）一個(gè)經(jīng)典MIPS體系結(jié)構(gòu)的實(shí)現(xiàn)包括IF（取指）, ID（指令譯碼及寄存器讀?。? EX（執(zhí)行或有效地址計(jì)算）, MEM（訪問內(nèi)存存取數(shù)據(jù)）, 以及WB（將結(jié)果寫回到寄存器）五個(gè)階段。每個(gè)階段的時(shí)間延遲如下表所示：

組件

時(shí)間延遲

IF

160ps

ID

100ps

EX

220ps

MEM

180ps

WB

90ps

（１） 假定一個(gè)非流水線實(shí)現(xiàn)，并且假定所有上表中未明確列出的時(shí)間延遲均可忽略不計(jì)，請計(jì)算下列各條指令的時(shí)間延遲：

addi (功能描述：R[rd]= R[rs]+ R[rt]): 160+100+220+90=570

bne (功能描述：if R[rs]!= R[rt], PC=PC+4+BranchAddr),: 160+100=480或者 160+100+220=700

jr (功能描述：PC= R[rs]), : 160+100=260

lw (功能描述：R[rt]=M[R[rs]+SignExtImm]),: 160+100+220+180+90=750

st (功能描述：M[R[rs]+SignExtImm]= R[rt]): 160+100+220+180=660

（２） 假定一個(gè)如上表所示的具有５個(gè)階段的經(jīng)典流水線實(shí)現(xiàn)，請計(jì)算下列各條指令的時(shí)間延遲：

addi (功能描述：R[rd]= R[rs]+ R[rt]): 220*5=1100

bne (功能描述：if R[rs]!= R[rt], PC=PC+4+BranchAddr), : 220*5=1100

jr (功能描述：PC= R[rs]), : 220*5=1100

lw (功能描述：R[rt]=M[R[rs]+SignExtImm]), : 220*5=1100

st (功能描述：M[R[rs]+SignExtImm]= R[rt]) : 220*5=1100