verilog用什么軟件編寫
Verilog?HDL是一種硬件描述語言(HDL:Hardware?Description?Language)，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，
用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。?Verilog?HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。那么接下來小編給大家介紹一下“verilog用什么軟件編寫?verilog語言入門教程”。
一.verilog用什么軟件編寫
如果只是仿真的話，可以使用modelsim；
如果要對程序進(jìn)行編譯、綜合、燒寫且調(diào)試的話，可以使用altera公司的quartusii和xilinx公司的ise軟件。
二.verilog語言入門教程
1、Verilog語言用于FPGA領(lǐng)域，在quartus?ii中進(jìn)行編輯。
2、在Verilog中，代碼以module為一個(gè)模塊，在.v文件頭部和尾部分別輸入module+模塊名和endmodule即可。
3、在module模塊名后，需要對模塊的輸入輸出端口進(jìn)行定義，輸入相應(yīng)參數(shù)即可。
4、在Verilog中，有三種數(shù)據(jù)類型，一種是寄存器類型數(shù)據(jù)，一種是線網(wǎng)型，一種是參數(shù)型，參數(shù)型數(shù)據(jù)需要在前面加入parameter。
5、在使用寄存器類型數(shù)據(jù)時(shí)，需要說明數(shù)據(jù)位寬，使用[n：0]表示。
6、Verilog中，最常用的語句是always語句，要定義always語句的觸發(fā)條件，常使用系統(tǒng)時(shí)鐘。
