本題鏈接：

https://hdlbits.01xz.net/wiki/Norgate

創(chuàng)建一個能夠?qū)崿F(xiàn) NOR 門的模塊。 或非門是輸出反相的或門。 使用 Verilog 編寫 NOR 函數(shù)時需要兩個運(yùn)算符。

賦值( assign )語句用一個值驅(qū)動一條線（或“網(wǎng)”，更正式地稱為“網(wǎng)”）。該值可以是您想要的復(fù)雜函數(shù)，只要它是一個組合函數(shù)（即，無記憶，沒有隱藏狀態(tài)）。賦值語句是一個連續(xù)的賦值語句，因?yàn)橹灰妮斎胗腥魏胃淖儯蜁肋h(yuǎn)會“重新計算”輸出，就像一個簡單的邏輯門。

預(yù)期的解決方案長度：大約 1 行。

模塊聲明：

module top_module( 
 ? ?input a, 
 ? ?input b, 
 ? ?output out );

提示

Verilog 和 C 語言一樣有單獨(dú)的按位或 ( | ) 和邏輯或 ( || ) 運(yùn)算符。因?yàn)槲覀冊谶@里我們只用對其中一位進(jìn)行操作，所以我們選擇哪個并不重要。

題目

module top_module( 
 ? ?input a, 
 ? ?input b, 
 ? ?output out );

endmodule

答案

module top_module( 
 ? ?input a, 
 ? ?input b, 
 ? ?output out );
 ? ?assign out = ~(a | b);
endmodule

輸出波形

Verilog 中提供了大約 9 種操作符，分別是算術(shù)、關(guān)系、等價、邏輯、按位、歸約、移位、拼接、條件操作符。

大部分操作符與 C 語言中類似。同類型操作符之間，除條件操作符從右往左關(guān)聯(lián)，其余操作符都是自左向右關(guān)聯(lián)。圓括號內(nèi)表達(dá)式優(yōu)先執(zhí)行。

不同操作符之間，優(yōu)先級是不同的。其中單目運(yùn)算( + - ~ ! )優(yōu)先度最高，按位?|? 優(yōu)先度為第9（倒數(shù)第4），邏輯?|| 優(yōu)先度為第11（倒數(shù)第2）。當(dāng)沒有圓括號時，Verilog 會根據(jù)操作符優(yōu)先級對表達(dá)式進(jìn)行計算。為了避免由操作符優(yōu)先級導(dǎo)致的計算混亂，在不確定優(yōu)先級時，建議用圓括號將表達(dá)式區(qū)分開來。

在本題中，由于只操作一位數(shù)據(jù)，所以使用按位操作符( | )和邏輯操作符( || )在輸出的結(jié)果上是一致的。

按位操作符對 2 個操作數(shù)的每?1bit 數(shù)據(jù)進(jìn)行按位操作。

如果 2 個操作數(shù)位寬不相等，則用 0 向左擴(kuò)展補(bǔ)充較短的操作數(shù)。

邏輯操作符、按位操作符和歸約操作符都使用相同的符號表示，因此有時候容易混淆。區(qū)分這些操作符的關(guān)鍵是分清操作數(shù)的數(shù)目，和計算結(jié)果的規(guī)則。

邏輯操作符的計算結(jié)果是一個 1bit 的值，0 表示假，1 表示真，x 表示不確定。

如果一個操作數(shù)不為 0，它等價于邏輯 1；如果一個操作數(shù)等于 0，它等價于邏輯 0。如果它任意一位為 x 或 z，它等價于 x。

如果任意一個操作數(shù)包含 x，邏輯操作符運(yùn)算結(jié)果不一定為 x。

邏輯操作符的操作數(shù)可以為變量，也可以為表達(dá)式。

取反操作符只有一個操作數(shù)，它對操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行取反操作。

參考內(nèi)容：

2.4 Verilog 表達(dá)式?| 菜鳥教程：https://www.runoob.com/w3cnote/verilog-expression.html