由于SoC設(shè)計實(shí)驗(yàn)中既包含硬件的實(shí)現(xiàn)（Arm Cortex M系列處理器軟核、總線互聯(lián)模塊、各種外設(shè)），也包含軟件的實(shí)現(xiàn)（運(yùn)行在處理器上的程序），因此在開發(fā)過程中需要用到多個軟件工具。一圖勝千言，為了更好地理清楚這些軟件工具之間的關(guān)系，我當(dāng)時和我的導(dǎo)師 @其實(shí)我是老莫 一起畫了這樣一張流程圖。

從圖中可以看出，Vivado負(fù)責(zé)將硬件描述語言（Verilog/VHDL）所描述的SoC編譯、綜合、實(shí)現(xiàn)，將FPGA內(nèi)部本身無序的各種邏輯資源（如查找表、觸發(fā)器、RAM等）配置成為有序的電路，實(shí)現(xiàn)SoC功能。而Keil負(fù)責(zé)將編寫的軟件編程語言（C/Assembler）編譯成為機(jī)器碼十六進(jìn)制文件。將機(jī)器碼作為RAM的初始化內(nèi)容，即可進(jìn)行仿真，在Modelsim軟件中觀察SoC工作時各個信號的波形。若將機(jī)器碼通過工具下載到由FPGA實(shí)現(xiàn)的SoC中，那么就可以讓SoC執(zhí)行編寫的程序，通過開發(fā)板觀察程序的運(yùn)行結(jié)果。

在后續(xù)的SoC設(shè)計實(shí)驗(yàn)中，我們將會完整地介紹圖中描述的開發(fā)流程。然而，由于走近FPGA系列主要向大家分享的是邏輯設(shè)計及其在FPGA上的實(shí)現(xiàn)，因此在本系列的工具介紹部分，將對圖中“硬件實(shí)現(xiàn)”部分的兩個工具（Vivado和Modelsim）分別進(jìn)行介紹。Vivado主要將RTL代碼綜合實(shí)現(xiàn)生成比特流，最終可以下載到FPGA板上觀察現(xiàn)象，Modelsim主要用于仿真調(diào)試。本篇文章將主要介紹Vivado的安裝及簡單使用操作。

安裝流程

安裝流程以vivado 2018.2為例（其他版本安裝過程是類似的）。

1.打開下載好的安裝包，找到xsetup，雙擊啟動安裝過程。

2.Welcome界面直接點(diǎn)擊Next跳過。

3.相關(guān)條款選擇“I Agree”，之后點(diǎn)擊Next繼續(xù)。

4.選擇安裝版本時，選擇Vivado HL System Edition進(jìn)行安裝。

5.這一步將會遇到一些可選的安裝選項(xiàng)，在Devices欄下，需要選擇7 Series，或者按照默認(rèn)的選項(xiàng)繼續(xù)下一步也可以。當(dāng)然，如果不需要使用其他系列的FPGA的話，也可以把除了7 Series以外的器件前面的勾叉掉，同時為了進(jìn)一步節(jié)約存儲空間，也可以選擇不安裝Design Tools欄下的Software Development Kit（SDK），這樣選擇的話需要的磁盤空間大約只有12GB。

6.選擇安裝路徑，注意路徑中不能含有中文，然后確認(rèn)進(jìn)入下一步。

7.最后一步便是確認(rèn)之前的選擇和設(shè)置，確認(rèn)無誤后點(diǎn)擊Install開始安裝。

之后便是一段時間的等待，建議這種時候玩會游戲，負(fù)罪感沒那么強(qiáng)（不要問我怎么知道的）。

8.安裝完成后打開Vivado，在Help菜單欄下選擇Manage License打開。

9.在License Manager左側(cè)的Get License欄下選擇Load License，然后點(diǎn)擊Copy License，在彈出的對話框中選擇Lincese文件（VivadoLicense.lic），點(diǎn)擊打開。

最后顯示成功，點(diǎn)擊確定即完成安裝操作。

新建工程

在軟件安裝完成后，雖然已經(jīng)躍躍欲試，但是根據(jù)本人剛開始學(xué)習(xí)時的經(jīng)（jiao）驗(yàn)（xun），越是心急的時候，越要冷靜下來按步驟完成操作，不然可能會弄糟自己學(xué)習(xí)新東西時愉快的心情。

為了提高學(xué)習(xí)新工具時的舒適程度，本文以一個簡單流水燈的工程為例，介紹從新建工程開始，到下載到板上并觀察現(xiàn)象的整個流程。

1.首先打開安裝好的Vivado軟件，可以看到如下界面，在Quick Start一欄里點(diǎn)擊Create Project開始創(chuàng)建一個新的工程。

2.第一個界面是介紹界面，直接跳過

3.設(shè)置工程名稱及存儲路徑，注意不能含有中文。

4.選擇工程類型時，選擇第一項(xiàng)RTL Project，然后繼續(xù)。

5.添加源文件時點(diǎn)擊Create File，在彈出的對話框中選擇源文件類型為Verilog文件，輸入文件名后點(diǎn)擊OK。最后點(diǎn)擊Next進(jìn)入下一步。

6.添加管腳約束文件時和添加源文件類似，點(diǎn)擊Create File，在彈出的對話框中輸入文件名后點(diǎn)擊OK。最后點(diǎn)擊Next進(jìn)入下一步。

7.選擇器件時，在搜索框中輸入xc7a75tfgg484，在下方選擇xc7a75tfgg484-2一項(xiàng)，然后點(diǎn)擊Next進(jìn)入下一步即可。

8.最后確認(rèn)前面所選擇的信息都無誤后，點(diǎn)擊Finish即可完成工程的創(chuàng)建。

Vivado界面介紹

在介紹Vivado的界面前，首先需要說明一下FPGA開發(fā)的基本流程，以便更好地掌握工具的使用。基本流程如下圖，首先編寫RTL級代碼，接著編寫TestBench后在Modelsim里觀察波形，如果有bug就進(jìn)行分析修改。在debug結(jié)束后，即可在Vivado中新建工程，通過邏輯綜合工具得到門級網(wǎng)表，之后進(jìn)行門級功能驗(yàn)證，同樣的，如果有bug就分析修改并重復(fù)之前的步驟。Debug結(jié)束后可以對模塊的端口進(jìn)行管腳約束，并啟動Vivado的布局布線工具，最終可以生成比特流下載到FPGA板上觀察現(xiàn)象。

VIVADO打開工程后，側(cè)邊欄的7大功能最為重要。

Project Manager??的功能主要用于工程管理，包含工程設(shè)置（綜合、實(shí)現(xiàn)設(shè)置，以及一些常規(guī)的如編輯器界面設(shè)置等），添加文件以及調(diào)用官方IP的入口（IP Catalog）。

IP Integrator??的功能主要是用于block design，這種方法可以在框圖中添加IP，并將端口連線。

Simulation?主要用于仿真，但是本人一般選擇更輕量級的Modelsim進(jìn)行仿真，下一篇文章也會詳細(xì)介紹Modelsim。RTL Analysis提供查看RTL原理圖的入口，在Open Elaborated Design下點(diǎn)擊Schematic下可以查看。

Synthesis?對RTL代碼進(jìn)行綜合，將RTL代碼轉(zhuǎn)化為網(wǎng)表，RTL代碼中如果有語法問題，這一步就會報錯，同時，綜合工具報告中的warning也是值得注意的，經(jīng)常會有手誤但是能綜合通過的情況，所以一定要仔細(xì)查看綜合報告。完成了綜合過程之后，才可以約束管腳。

管腳約束主要有2種方式，第一種是可視化的，第二種是編寫管腳約束文件?？梢暬姆绞饺缦聢D，綜合完成后首先在側(cè)邊欄中選擇Open Synthesis Design，然后在右上角標(biāo)示處選擇IO Planning，最后在下方IO Ports欄下變可以看到信號名及對應(yīng)的管腳編號（由于已經(jīng)通過編寫管腳約束的方式分配了管腳，所以可以在Package Pin處看到對應(yīng)的管腳編號）。編寫管腳約束文件的方式將在下一節(jié)進(jìn)行介紹。

Implementation?主要包含布局布線兩個過程，布局主要將綜合后的基本單元放到FPGA中合適的位置，而布線則是將這些基本單元連接起來。在這一步中也可以檢查器件資源是否足夠，IO電平設(shè)置是否正確，時鐘路徑是否允許，專用引腳是否正確（如DDR3的DQS等）。實(shí)現(xiàn)完成后點(diǎn)擊Open Implementation Design也可以看到布局布線的結(jié)果，如下圖。

Program and Debug??主要用于下載比特流文件到FPGA板上對FPGA進(jìn)行配置，調(diào)試功能主要結(jié)合Vivado的ILA（Integrated Logic Analyzer），調(diào)試功能一般在很復(fù)雜的設(shè)計中才會用到，在工程中遇到了再進(jìn)行詳細(xì)的介紹。

代碼編寫及生成比特流

在建立好工程之后，接下來便需要編輯RTL代碼和管腳約束文件。畫紅圈的部分為工程文件目錄管理，在Design Source欄下存放的便是設(shè)計文件，雙擊test.v，即可在右冊代碼編輯區(qū)中進(jìn)行編輯。

編輯完成test.v并保存后，在Constraints下雙擊pin.xdc，編輯完成后保存。

接著在左下角的PROGRAM AND DEBUG一欄下點(diǎn)擊Generate Bitstream開始生成比特流，在彈出的對話框中選擇Yes即開始。這里生成比特流時會先進(jìn)行綜合和實(shí)現(xiàn)過程，綜合是把RTL代碼生成網(wǎng)表的過程，而實(shí)現(xiàn)主要包含布局布線兩個過程，布局主要將綜合后的基本單元放到FPGA中合適的位置，而布線則是將這些基本單元連接起來，最后生成比特流用于配置FPGA。

選擇啟動選項(xiàng)時，保持默認(rèn)點(diǎn)擊OK即可。

在比特流生成完成時，會彈出如下對話框，選擇Open Hardware Manager后點(diǎn)擊OK即可完成比特流生成過程，下一步需要將FPGA板與PC連接，以下載比特流到FPGA板并觀察。

下載并觀察現(xiàn)象

在進(jìn)行接下來的步驟前，請確保FPGA板已與PC連接。

打開Hardware Manager以后，在上方HARDWARE MANAGER處點(diǎn)擊Open Target，然后點(diǎn)擊Auto Connect。

之后在同樣的位置點(diǎn)擊Program Device，Bitstream File一欄為默認(rèn)，文件名與工程名相同，后綴為.bit，最后點(diǎn)擊Program，完成后即可在FPGA板上觀察到現(xiàn)象。

下期預(yù)告

本期文章介紹了進(jìn)行FPGA開發(fā)需要用到的工具Vivado軟件的安裝和使用，下期文章將介紹仿真軟件Modelsim的安裝和使用。