本題鏈接：

https://hdlbits.01xz.net/wiki/Fsm3s

另請參閱：State transition logic for this FSM

?以下是一輸入、一輸出、四狀態(tài)的?Moore 型狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移表。 實(shí)現(xiàn)這個狀態(tài)機(jī)。 包括將 FSM 重置為狀態(tài) A 的同步重置。（這與題目 Fsm3 相同，但有同步重置。）

題目

提示:

答案

輸出波形

有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機(jī)，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。狀態(tài)機(jī)不僅是一種電路的描述工具，而且也是一種思想方法，在電路設(shè)計的系統(tǒng)級和 RTL 級有著廣泛的應(yīng)用。

Verilog 中狀態(tài)機(jī)主要用于同步時序邏輯的設(shè)計，能夠在有限個狀態(tài)之間按一定要求和規(guī)律切換時序電路的狀態(tài)。狀態(tài)的切換方向不但取決于各個輸入值，還取決于當(dāng)前所在狀態(tài)。狀態(tài)機(jī)可分為 2 類：Moore 狀態(tài)機(jī)和 Mealy 狀態(tài)機(jī)。

Moore 型狀態(tài)機(jī)

Moore 型狀態(tài)機(jī)的輸出只與當(dāng)前狀態(tài)有關(guān)，與當(dāng)前輸入無關(guān)。

輸出會在一個完整的時鐘周期內(nèi)保持穩(wěn)定，即使此時輸入信號有變化，輸出也不會變化。輸入對輸出的影響要到下一個時鐘周期才能反映出來。這也是 Moore 型狀態(tài)機(jī)的一個重要特點(diǎn)：輸入與輸出是隔離開來的。

3段式狀態(tài)機(jī)設(shè)計如下：

首先，根據(jù)狀態(tài)機(jī)的個數(shù)確定狀態(tài)機(jī)編碼。利用編碼給狀態(tài)寄存器賦值，代碼可讀性更好。

1. 狀態(tài)機(jī)第一段，時序邏輯，非阻塞賦值，傳遞寄存器的狀態(tài)。

2. 狀態(tài)機(jī)第二段，組合邏輯，阻塞賦值，根據(jù)當(dāng)前狀態(tài)和當(dāng)前輸入，確定下一個狀態(tài)機(jī)的狀態(tài)。

3. 狀態(tài)機(jī)第三段，時序邏輯，非阻塞賦值，根據(jù)當(dāng)前狀態(tài)和當(dāng)前輸入，確定輸出信號。

為確保系統(tǒng)上電后有一個明確、穩(wěn)定的初始狀態(tài)，或系統(tǒng)運(yùn)行狀態(tài)紊亂時可以恢復(fù)到正常的初始狀態(tài)，數(shù)字系統(tǒng)設(shè)計中一定要有復(fù)位電路模塊。復(fù)位電路異?？赡軙?dǎo)致整個系統(tǒng)的功能異常，所以在一定程度上，復(fù)位電路的重要性也不亞于時鐘電路。

復(fù)位電路可分類為同步復(fù)位和異步復(fù)位。

同步復(fù)位

同步復(fù)位是指復(fù)位信號在時鐘有效邊沿到來時有效。如果沒有時鐘，無論復(fù)位信號怎樣變化，電路也不執(zhí)行復(fù)位操作。

同步復(fù)位常常會被綜合成如下電路：

同步復(fù)位的優(yōu)點(diǎn)：信號間是同步的，能濾除復(fù)位信號中的毛刺，有利于時序分析。

同步復(fù)位的缺點(diǎn)：大多數(shù)觸發(fā)器單元是沒有同步復(fù)位端的，采用同步復(fù)位會多消耗部分邏輯資源。且復(fù)位信號的寬度必須大于一個時鐘周期，否則可能會漏掉復(fù)位信號。

異步復(fù)位

異步復(fù)位是指無論時鐘到來與否，只要復(fù)位信號有效，電路就會執(zhí)行復(fù)位操作。

異步復(fù)位常常會被綜合成如下電路：

異步復(fù)位的優(yōu)點(diǎn)：大多數(shù)觸發(fā)器單元有異步復(fù)位端，不會占用額外的邏輯資源。且異步復(fù)位信號不經(jīng)過處理直接引用，設(shè)計相對簡單，信號識別快速方便。

異步復(fù)位的缺點(diǎn)：復(fù)位信號與時鐘信號無確定的時序關(guān)系，異步復(fù)位很容易引起時序上 removal 和 recovery 的不滿足。且異步復(fù)位容易受到毛刺的干擾，產(chǎn)生意外的復(fù)位操作。

參考內(nèi)容：

5.1 Verilog 復(fù)位簡介 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog2-reset.html

6.3 Verilog 狀態(tài)機(jī)?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-fsm.html