PCB設(shè)計(jì)十大誤區(qū)-繞不完的等長（三）

2020-04-14 12:04 作者:一博科技 0人讀過 | 我要投稿

公眾號(hào):高速先生
作者:吳均

1.源同步總線時(shí)序

上一篇文章不知道大家有沒有看暈了，講時(shí)序確實(shí)是吃力不討好哈?？纯瓷弦黄恼麓蠹业幕貜?fù)：

@南昌米粉-蘿卜媽：最大還是受限于Tco，一般2點(diǎn)幾個(gè)ns，速率越高時(shí)序越難滿足，所以共同時(shí)鐘就升級(jí)為源同步，信號(hào)時(shí)鐘從同一個(gè)芯片發(fā)出。

@絕對(duì)零度：主要因素是時(shí)鐘的串?dāng)_，數(shù)據(jù)的Tco難以減小。解決方法就是使用源同步時(shí)鐘系統(tǒng)，和差分時(shí)鐘。典型應(yīng)用就是DDR。

@山水江南：共同時(shí)鐘總線的數(shù)據(jù)時(shí)長與時(shí)鐘時(shí)長不匹配，還受時(shí)序偏差最大的通道影響，如：時(shí)鐘偏差、數(shù)據(jù)偏差、Jitter、串?dāng)_等。使用源同步時(shí)鐘，讓時(shí)鐘和每Bit數(shù)據(jù)一起發(fā)送，消除時(shí)鐘和數(shù)據(jù)的偏差。

@Erick：隨著頻率的提高，共同時(shí)鐘的限制因數(shù)有如下：時(shí)鐘到達(dá)兩個(gè)芯片的clock skew，數(shù)據(jù)中各個(gè)data的skew，以及clock和data之間的skew越來越難控制. 采用源同步時(shí)鐘，可以有效解決clock skew，而且clock 和data采用組內(nèi)差分走相同路徑也可以解決clock和data之間skew. 但是源同步受限與clock頻率的提高來提升帶寬，這樣就要講講內(nèi)嵌時(shí)鐘的大serdes了。

上期問題：影響共同時(shí)鐘總線速率提升最關(guān)鍵的因素有哪些？行業(yè)是怎么解決這個(gè)問題的？（提示：內(nèi)同步時(shí)鐘和源同步時(shí)鐘）

看來大家還是有不少人說到了重點(diǎn)的：

影響共同時(shí)鐘時(shí)序很重要的一個(gè)因素是較大的Tco，當(dāng)然飛行時(shí)間也是一個(gè)問題。
由于芯片工藝因素以及適當(dāng)?shù)谋３謺r(shí)間需求，Tco不能太小，通常都在3ns以上，甚至有的Tco max達(dá)到5.4ns，這時(shí)候如果時(shí)鐘速率在133M以上，一個(gè)時(shí)鐘周期的時(shí)間基本被Tco吃掉了。
綜上因素，共同時(shí)鐘總線速率很難提升到200M以上，其實(shí)行業(yè)公認(rèn)共同時(shí)鐘總線速率在133M以上的時(shí)候設(shè)計(jì)難度已經(jīng)非常大了。

既然Tco是影響共同時(shí)鐘總線速率的重要因素，那么有什么辦法可以解決這個(gè)問題呢？

工程師的創(chuàng)新力是無窮的，解決辦法也非常簡單，不再用外部時(shí)鐘來同步數(shù)據(jù)了，而是時(shí)鐘和數(shù)據(jù)一起往前走。你數(shù)據(jù)發(fā)出有Tco延時(shí)，我時(shí)鐘發(fā)出照樣有Tco延時(shí)，于是兩個(gè)Tco就抵消了。暈了？我們看圖說話，如下圖所示:

CLK觸發(fā)之后，經(jīng)過一個(gè)相同的Tco延時(shí)，數(shù)據(jù)和Strobe信號(hào)一起發(fā)出
數(shù)據(jù)和Strobe信號(hào)經(jīng)過同樣的Flight Time，達(dá)到接收端
接收端根據(jù)Strobe信號(hào)來對(duì)數(shù)據(jù)進(jìn)行采樣，需要滿足建立保持時(shí)間

這樣的方式就是源同步時(shí)序總線，由于Strobe和Data一起出發(fā)，一起行動(dòng)，解決了時(shí)鐘觸發(fā)的延時(shí)（Tco）問題，也一起克服路上遇到的艱難險(xiǎn)阻（T Flight Time）。這個(gè)方式是不是很像生活中理想的夫妻模式呢？

這種情況下，走線的長短已經(jīng)不是問題了，反正我們步調(diào)一致。對(duì)了，關(guān)鍵就是步調(diào)一致，反映到走線，就是盡量等長。再次借用Cadence Allegro的規(guī)則管理器來解釋，源同步時(shí)鐘總線最合適的電子規(guī)則就是我們常用的Propagation Delay啦。

如果我們把源同步時(shí)鐘總線比喻成夫妻生活，步調(diào)一致，一起克服困難；那么返回頭看看共同時(shí)鐘總線，是不是可以理解為戀愛時(shí)候的關(guān)系呢，雖然男女之間的目的是一致的，都是到達(dá)接收端（結(jié)婚），然后有一定的裕量（生活）。但是由于沒有達(dá)成信任與默契，需要更多的外部條件來協(xié)調(diào)。然后女生對(duì)男生說，不管你有多好，基本條件（房子車子）是要滿足的，這就是Total Etch Length的要求，你必須滿足一個(gè)最大最小的范圍條件。

2.DDR3/DDR4時(shí)序關(guān)系概述

DDR是典型的源同步時(shí)序，我們就以DDR3為例，詳細(xì)說明下DDR設(shè)計(jì)需要滿足的時(shí)序關(guān)系。

上文說到，源同步時(shí)鐘的目標(biāo)就是Strobe和Data一起到達(dá)，然后滿足到達(dá)之后的建立保持時(shí)間關(guān)系。按照這個(gè)目標(biāo)，只要Strobe和Data等長設(shè)計(jì)，好像DDR的速率提升就不是什么問題了。不去說什么能不能跑到10Gbps或者更高速率，至少在DDR3的1600Mbps不會(huì)有什么困難。總共一兩百皮秒的建立保持時(shí)間需求，就算加上derating的數(shù)據(jù)，對(duì)于1.25ns的Tck來說，好像都不會(huì)有任何問題。