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為了保持摩爾定律的發(fā)展，您可能會(huì)想象想要縮小晶體管，直到最小的部分只有一個(gè)原子厚。不幸的是，這不適用于硅。它的半導(dǎo)體特性需要第三個(gè)維度。但是有一類材料可以作為半導(dǎo)體，即使它們是二維的。一些最大的芯片公司和研究機(jī)構(gòu)的新結(jié)果表明，一旦達(dá)到硅的極限，這些二維半導(dǎo)體可能是一條很好的前進(jìn)道路。

在本周于?舊金山舉行的IEEE 國(guó)際電子器件會(huì)議上發(fā)表的工作中，英特爾、斯坦福和臺(tái)積電的研究人員針對(duì)制造 2D 晶體管最棘手的障礙之一提出了單獨(dú)的解決方案：半導(dǎo)體相遇處的電阻尖峰金屬觸點(diǎn)。與此同時(shí)，imec的工程師展示了他們?nèi)绾螢樯虡I(yè)級(jí)制造工藝掃清道路，并展示了未來(lái)二維晶體管的尺寸。北京和武漢的研究人員已經(jīng)構(gòu)建了最先進(jìn)類型硅器件的二維等效物。

“硅已經(jīng)達(dá)到了極限，”斯坦福大學(xué)電氣工程教授Krishna Saraswat說(shuō)?！叭藗兟暦Q摩爾定律已經(jīng)結(jié)束，但在我看來(lái)并非如此。摩爾定律可以繼續(xù)進(jìn)入第三維?！?為此，你需要二維半導(dǎo)體或類似的東西，與斯坦福大學(xué)教授Eric Pop和H.-S合作的 Saraswat 說(shuō)。Philip Wong在 3D 芯片上。由于它們具有縮小到小尺寸和相對(duì)較低的加工溫度的潛力，二維半導(dǎo)體可以構(gòu)建在多層中。

二維半導(dǎo)體屬于一類稱為過(guò)渡金屬二硫化物的材料。其中，研究得最好的是二硫化鉬。從理論上講，電子應(yīng)該比 MoS?2更快地穿過(guò)另一種這樣的 2D 材料二硫化鎢。但在英特爾的實(shí)驗(yàn)中，MoS?2設(shè)備更勝一籌。

二維半導(dǎo)體面臨的最大障礙可能是與它們建立低電阻連接。這個(gè)問(wèn)題被稱為“費(fèi)米能級(jí)釘扎”，但這意味著金屬觸點(diǎn)和半導(dǎo)體的電子能量之間的不匹配會(huì)對(duì)電流的流動(dòng)產(chǎn)生高阻勢(shì)壘。這種肖特基勢(shì)壘的產(chǎn)生是因?yàn)榻缑娓浇碾娮恿魅氲湍芰坎牧?，留下了一個(gè)抵抗電流的電荷耗盡區(qū)域。現(xiàn)在的目標(biāo)是使該區(qū)域變得如此微不足道，以至于電子可以毫不費(fèi)力地穿過(guò)它。

競(jìng)爭(zhēng)對(duì)手的芯片制造商臺(tái)積電和英特爾分別推出了不同的解決方案——銻

Saraswat 的學(xué)生Aravindh Kumar提出了針對(duì) IEDM 報(bào)告的問(wèn)題的兩個(gè)解決方案之一。在之前的研究中，金是與 MoS2 形成晶體管的首選接觸材料。但是沉積金和其他高熔點(diǎn)金屬會(huì)損壞 MoS2，使勢(shì)壘問(wèn)題變得更糟。所以庫(kù)馬爾用銦和錫做實(shí)驗(yàn)，它們的熔點(diǎn)只有幾百攝氏度。

沉積金會(huì)破壞二維半導(dǎo)體。但銦和錫不會(huì)損壞。阿拉文德·庫(kù)馬爾

但這些值非常低，以至于這些金屬會(huì)在芯片加工和封裝過(guò)程的后期熔化，這會(huì)使芯片暴露在高達(dá) 300-500 攝氏度的溫度下。更糟糕的是，這些金屬在加工過(guò)程中會(huì)氧化。在試圖解決后一個(gè)問(wèn)題時(shí)，庫(kù)馬爾修復(fù)了前一個(gè)問(wèn)題。答案是將低熔點(diǎn)金屬與金合金化。銦或錫首先沉積在 MoS?2上，保護(hù)半導(dǎo)體，然后用金覆蓋以阻止氧氣進(jìn)入。該工藝產(chǎn)生具有 270 歐姆微米電阻的錫金合金和 190 歐姆微米電阻的銦金合金。并且這兩種合金都應(yīng)該穩(wěn)定到至少 450 攝氏度。

競(jìng)爭(zhēng)對(duì)手的芯片制造商臺(tái)積電和英特爾分別推出了不同的解決方案——銻。TSMC Corporate Research 低維研究經(jīng)理 Han Wang 解釋說(shuō)，這個(gè)想法是通過(guò)使用半金屬作為接觸材料來(lái)降低半導(dǎo)體和接觸之間的能壘。半金屬，例如銻，是一種表現(xiàn)得像處于金屬和半導(dǎo)體之間的邊界并且具有零帶隙的材料。由此產(chǎn)生的肖特基勢(shì)壘非常低，導(dǎo)致臺(tái)積電和英特爾器件的電阻都很低。

臺(tái)積電此前曾與另一種半金屬鉍合作。但是它的熔點(diǎn)太低了。與斯坦福大學(xué)的 Wong 一起工作的 Wang 表示，銻更好的熱穩(wěn)定性意味著它將與現(xiàn)有的芯片制造工藝更兼容，使設(shè)備更耐用，并在芯片制造過(guò)程的后期提供更大的靈活性。臺(tái)積電首席科學(xué)家。

探索性邏輯項(xiàng)目經(jīng)理Inge Asselberghs表示，除了制造更好的設(shè)備外，imec 的研究人員還對(duì)尋找將 2D 半導(dǎo)體集成到商用 300 毫米硅晶片上的途徑感興趣。使用 300 毫米晶圓，imec 探索 2D 設(shè)備最終可能會(huì)變得多小。使用二硫化鎢作為半導(dǎo)體，研究人員形成了雙柵極晶體管，其中 WS?2夾在控制流過(guò)電流的頂部和底部電極之間。采用圖案化技巧，他們?cè)O(shè)法將頂柵縮小到 5 納米以下。該特定設(shè)備的性能并不是特別好，但研究指出了改進(jìn)它的方法。

另外，在本周晚些時(shí)候公布的研究中，imec 將展示 300 毫米兼容工藝優(yōu)化步驟，以通過(guò)包括鋁酸釓中間層等來(lái)改善 MoS?2晶體管特性。

Imec 制造了柵極長(zhǎng)度小于 5 納米的二硫化鎢晶體管。IMEC

盡管像imec這樣的雙門(mén)器件是二維研究的常態(tài)，但北京大學(xué)、北京和武漢國(guó)家高磁場(chǎng)中心的工程師更進(jìn)一步。今天的硅邏輯晶體管，稱為 FinFET，具有一種結(jié)構(gòu)，其中電流流過(guò)垂直的硅鰭，并由覆蓋在鰭上的三個(gè)側(cè)面的柵極控制。但是，為了繼續(xù)縮小設(shè)備的尺寸，同時(shí)仍然驅(qū)動(dòng)足夠的電流通過(guò)它們，領(lǐng)先的芯片制造商正在轉(zhuǎn)向納米片設(shè)備。在這些中，半導(dǎo)體帶堆疊起來(lái)；每個(gè)都被四面八方的大門(mén)所包圍。由Yanqing?Wu領(lǐng)導(dǎo)的北京研究人員?使用兩層 MoS?2模擬了這種結(jié)構(gòu).?事實(shí)證明，該設(shè)備不僅僅是其部件的總和：與單層設(shè)備相比，2D 納米片的跨導(dǎo)性能好于兩倍，這意味著對(duì)于給定的電壓，它驅(qū)動(dòng)的電流增加了一倍以上。

英特爾模擬了堆疊 2D 設(shè)備的更極端版本。它的研究人員采用了六層 MoS?2和只有 5 納米的柵極長(zhǎng)度，而不是北京器件的兩層和 100 納米。與具有相同垂直高度和 15 納米柵極長(zhǎng)度的模擬硅器件相比，2D 器件封裝在更多的兩個(gè)納米片中并且性能更好。盡管電子通過(guò) MoS?2的速度比通過(guò)硅的速度慢，而且接觸電阻要高得多，但所有這些都是如此。

Wu 及其同事隨后又向模仿硅器件制造商的近期計(jì)劃邁出了一步。根據(jù)定義，CMOS 芯片由成對(duì)的 N-MOS 和 P-MOS 器件組成。作為將更多設(shè)備塞入同一硅片區(qū)域的一種方式，芯片制造商希望將這兩種類型堆疊在一起，而不是并排排列。英特爾在去年的 IEDM 上展示了這種稱為?互補(bǔ) FET (CFET)的硅器件。Wu 的團(tuán)隊(duì)嘗試用二硒化鎢替換堆疊設(shè)備中的一層 MoS?2層。然后，通過(guò)修改源極和漏極之間的連接，2D CFET 變成了一個(gè)逆變器電路，其占用空間與單個(gè)晶體管基本相同。

在 2D 半導(dǎo)體在大規(guī)模制造中獲得一席之地之前，顯然還有很多工作要做，但隨著接觸電阻的進(jìn)步和新實(shí)驗(yàn)顯示的潛力，研究人員充滿希望。