近日，臺積電在歐洲舉行的年度開放創(chuàng)新平臺（OIP）論壇上，向合作伙伴介紹了其未來幾年的發(fā)展規(guī)劃，其中最引人注目的是其2nm級別的N2、N2P和N2X工藝技術(shù)。

這些工藝技術(shù)將引入多項(xiàng)創(chuàng)新，包括納米片環(huán)繞柵極（GAA）晶體管、背面供電網(wǎng)絡(luò)和超高性能金屬-絕緣體-金屬（SHPMIM）電容器等。

然而，要想利用這些創(chuàng)新，芯片設(shè)計(jì)者需要使用全新的電子設(shè)計(jì)自動化（EDA）、仿真和驗(yàn)證工具以及IP。

這對于習(xí)慣了使用傳統(tǒng)FinFET晶體管的芯片設(shè)計(jì)者來說，無疑是一個巨大的挑戰(zhàn)。好在臺積電的開放創(chuàng)新平臺（OIP）展現(xiàn)了其強(qiáng)大的協(xié)作能力，讓臺積電的合作伙伴能夠提前開始開發(fā)適用于2nm工藝技術(shù)的產(chǎn)品。

據(jù)臺積電設(shè)計(jì)基礎(chǔ)設(shè)施管理部門負(fù)責(zé)人在會議上表示：“對于N2，我們可以提前兩年就開始與他們合作，因?yàn)榧{米片與FinFET不同。[EDA]工具必須做好準(zhǔn)備，所以O(shè)IP團(tuán)隊(duì)提前與他們合作。我們有一個龐大的工程團(tuán)隊(duì)與EDA合作伙伴、IP合作伙伴以及其他合作伙伴共同努力?！?/p>

目前，Cadence和Synopsys等主要EDA工具以及Ansys和Siemens EDA等許多工具已經(jīng)通過了臺積電的認(rèn)證，因此芯片設(shè)計(jì)者已經(jīng)可以使用它們來設(shè)計(jì)芯片。

此外，Cadence和Synopsys的EDA軟件程序已經(jīng)支持模擬設(shè)計(jì)遷移。更進(jìn)一步的是，Cadence的EDA工具已經(jīng)支持N2P的背面供電網(wǎng)絡(luò)。

在預(yù)制IP方面，事情進(jìn)展得稍慢一些。臺積電的基礎(chǔ)庫和IP，包括標(biāo)準(zhǔn)單元、GPIO/ESD、PLL、SRAM和ROM等，已經(jīng)為移動和高性能計(jì)算應(yīng)用做好了準(zhǔn)備。

臺積電計(jì)劃在2025年下半年開始批量生產(chǎn)采用2nm工藝技術(shù)的芯片，并將在2026年交付給客戶。這意味著從3nm到2nm之間將有三年左右的時間間隔，這也反映了臺積電制程技術(shù)發(fā)展策略的重大變化。

據(jù)悉，臺積電的2nm工藝技術(shù)將比3nm工藝技術(shù)提供10%~15%的性能提升、25%~30%的功耗降低以及超過1.15倍的邏輯密度增加。

臺積電的2nm工藝技術(shù)無疑將為未來的芯片設(shè)計(jì)帶來更多可能性和優(yōu)勢，但同時也需要芯片設(shè)計(jì)者做好充分的準(zhǔn)備和適應(yīng)。

臺積電的開放創(chuàng)新平臺（OIP）將為此提供強(qiáng)有力的支持和協(xié)助，讓芯片設(shè)計(jì)者能夠順利地完成從FinFET到納米片的轉(zhuǎn)型。