概述：本文從異步清零計(jì)數(shù)器的故障出發(fā)，詳細(xì)分析和測試了競爭和冒險(xiǎn)。通過用同步置位的方法解決這個(gè)故障，引出了建立時(shí)間和保持時(shí)間的概念。這個(gè)實(shí)例看似簡單，卻引出了數(shù)字邏輯中常常要考慮的基本問題。為后續(xù)設(shè)計(jì)復(fù)雜的，健壯的數(shù)字電路、FPGA開發(fā)等工作打下基礎(chǔ)，起到一個(gè)拋磚引玉的作用。

關(guān)鍵字：同步異步，競爭冒險(xiǎn)，建立時(shí)間，保持時(shí)間

異步清零計(jì)數(shù)器的問題：

????????在一次實(shí)驗(yàn)中，用74HC161和74HC00設(shè)計(jì)一個(gè)從0計(jì)數(shù)到9的計(jì)數(shù)器，計(jì)數(shù)結(jié)果送數(shù)碼管顯示。一個(gè)簡單的方法就是每當(dāng)計(jì)數(shù)器計(jì)數(shù)到10的時(shí)候?qū)τ?jì)數(shù)器清零。這樣計(jì)數(shù)器可見的計(jì)數(shù)是從0到9周期循環(huán)。

????????74HC161的清零端是低電平有效，將計(jì)數(shù)器輸出的4位經(jīng)過組合邏輯產(chǎn)生清零信號。所以計(jì)數(shù)值0到9都對應(yīng)1,計(jì)數(shù)值10到15都對應(yīng)0. 在multisim里寫出真值表并轉(zhuǎn)為邏輯門電路。

????????使用multisim的Logic converter工具將真值表轉(zhuǎn)換為邏輯門。相當(dāng)于用卡諾圖化簡。

????????可以看到最小項(xiàng)是 A'+B'C'，（A是高位），然后轉(zhuǎn)換為與非門電路。

????????將74HC161和74HC00在面包板上按原理圖連接電路。CLR是異步清零管腳。74HC00一個(gè)芯片中有4個(gè)與非門。

實(shí)物圖

????????使用硬木課堂儀器平臺(tái)對這個(gè)計(jì)數(shù)器電路進(jìn)行測試。首先打開電源給電路供電

????????然后將平臺(tái)儀器的Dout0連接到74HC161的CLK管腳，給計(jì)數(shù)器提供時(shí)鐘。打開主界面中的 StaOut來配置Dout0產(chǎn)生時(shí)鐘信號

????????然后將74HC161的QA QB QC QD這4根數(shù)據(jù)線接硬木課堂儀器平臺(tái)的Din0 Din1 Din2 Din3。用StaIn里面的數(shù)碼管工具來測試計(jì)數(shù)器輸出。

????????觀察發(fā)現(xiàn)計(jì)數(shù)值從0到7循環(huán)，并不是設(shè)計(jì)中的0到9循環(huán)。問題出現(xiàn)了。