本題鏈接：

https://hdlbits.01xz.net/wiki/Wire

創(chuàng)建一個具有一個輸入和一個輸出的模塊，其使用方式類似于線。

與物理連線不同，Verilog 中的連線（和其他信號）是有方向的。 這意味著信息僅在一個方向上流動，從（通常是一個）源到接收器（源也通常稱為驅(qū)動器，將值驅(qū)動到線路上）。 在 Verilog 的“連續(xù)賦值”（assign left_side = right_side;）中，右側(cè)的信號值被驅(qū)動到左側(cè)的導(dǎo)線上。 這種賦值是“連續(xù)的”，因為即使右側(cè)的值發(fā)生變化，賦值也會一直繼續(xù)。 連續(xù)分配不是一次性事件。

模塊上的端口也有一個方向（通常是輸入或輸出）。 輸入端口由模塊外部的東西驅(qū)動，而輸出端口驅(qū)動外部的東西。 從模塊內(nèi)部看，輸入端口是驅(qū)動器或源，而輸出端口是接收器。

下圖說明了電路的每個部分如何對應(yīng) Verilog 代碼的每一位。 模塊和端口聲明創(chuàng)建了電路的黑色部分。 你的任務(wù)是通過添加一條assign語句來連接輸入到輸出來創(chuàng)建一條線（綠色）。 盒子外面的部分不是你關(guān)心的，但你應(yīng)該知道你的電路是通過將我們的測試線束的信號連接到你的 top_module 上的端口來測試的。

除了連續(xù)賦值之外，Verilog 還具有其他三種用于過程塊的賦值類型，其中兩種是可綜合的。 在我們開始使用程序塊之前，我們不會使用它們。

預(yù)期的解決方案長度：大約1行。

模塊聲明：

module top_module( input in, output out );

提示

連續(xù)分配會將右側(cè)連續(xù)分配給左側(cè)，因此右邊的任何更改都會立即在左邊被看到。

題目

module top_module( input in, output out );

endmodule

答案

module top_module( input in, output out );
	assign out=in;
endmodule

輸出波形

wire 類型表示硬件單元之間的物理連線，由其連接的器件輸出端連續(xù)驅(qū)動。如果沒有驅(qū)動元件連接到 wire 型變量，缺省值一般為 "Z"。線網(wǎng)型還有其他數(shù)據(jù)類型，包括 wand，wor，wri，triand，trior，trireg 等。

參考內(nèi)容：

2.3 Verilog 數(shù)據(jù)類型 | 菜鳥教程：https://www.runoob.com/w3cnote/verilog-data-type.html