一、概覽

二、激勵(lì)文件結(jié)構(gòu)

????VHDL激勵(lì)文件結(jié)構(gòu)和設(shè)計(jì)文件較為類似，下面以3-8譯碼器的激勵(lì)文件對(duì)結(jié)構(gòu)進(jìn)行說明。

激勵(lì)文件主要包括：

1）庫(kù)的聲明與使用

2）實(shí)體的申明

3）結(jié)構(gòu)體的申明

4）元件的聲明

5）設(shè)計(jì)文件實(shí)體例化

6）信號(hào)生成

三、樣例

通常設(shè)計(jì)根據(jù)輸入與輸出的時(shí)間關(guān)系分為組合邏輯和時(shí)序邏輯，樣例也針對(duì)2種場(chǎng)景提供。

3.1 組合邏輯

以一個(gè)3-8譯碼器為例，輸入的真值表邏輯見下圖，真值表邏輯是根據(jù)輸入的數(shù)字X，輸出Y中下標(biāo)為值X的為1，其余為0，將X用二進(jìn)制表示即為sel[2:0]的3比特。

設(shè)計(jì)文件代碼

測(cè)試文件代碼

綜合結(jié)果，選擇輸入sel連接到8個(gè)LUT4，每個(gè)LUT4對(duì)應(yīng)譯碼輸出X中的一位，無時(shí)序邏輯單元觸發(fā)器。

仿真結(jié)果，輸出信號(hào)Y中對(duì)應(yīng)索引值為sel的為0，符合預(yù)期

3.2 時(shí)序邏輯

時(shí)序邏輯選用觸發(fā)器的設(shè)計(jì)進(jìn)行示例，設(shè)計(jì)文件代碼。

測(cè)試文件代碼

綜合結(jié)果：綜合出一個(gè)FDCE

仿真結(jié)果：

四、常用編寫

下面將介紹激勵(lì)編寫中常用到的描述

4.1 時(shí)鐘信號(hào)

a）占空比為50%

b）非50%占空比

c）差分端口占空比為50%

4.2 延時(shí)

a) 指定延時(shí)時(shí)間

4.3 循環(huán)

a) loop語句

b) for語句

c)while語句

4.4 進(jìn)程

a) 組合邏輯

b)時(shí)序邏輯

時(shí)鐘下降沿觸發(fā)，異步復(fù)位

時(shí)鐘下降沿觸發(fā)，同步置位

時(shí)鐘上升沿觸發(fā)，異步復(fù)位

時(shí)鐘上升沿觸發(fā)，同步復(fù)位