本文為明德?lián)P原創(chuàng)文章，轉(zhuǎn)載請注明出處！作者：鄭先生

AD9684是一款雙通道14位、500 MSPS采樣率?,并行LVDS接口的模數(shù)轉(zhuǎn)換器。該芯片可用于通信，3G/4G, TD-SCDMA, W-CDMA, MC-GSM, LTE數(shù)字接收機，雷達，特殊領(lǐng)域激光測距。

該芯片有7個電源軌，3個數(shù)字電源軌和3個模擬電源軌，還有一個高精度參考電源軌，雙通道模擬差分輸入，輸入數(shù)據(jù)通道分為高速采樣數(shù)據(jù)時鐘與同步信號輸入，還有?SPI控制ADC芯片配置通道；數(shù)據(jù)通道輸出為16對差分信號，分別為輸出隨路時鐘，14位數(shù)據(jù)，Status信號。

AD9684內(nèi)置硬件FIR，DCO等功能，模擬通道輸入阻抗可配置為400 Ohm，?200 Ohm，100 Ohm，50 Ohm。這些模式功能可以通過SPI通道對其進行配置。

由于AD9684輸出是并行LVDS數(shù)據(jù)，且采用的是DDR模式，所以500M采樣率工作時，LVDS數(shù)據(jù)輸出的隨路時鐘是250Mhz，一般的芯片沒有可以的達到該速率的接收器，所以必須使用FPGA來作為該芯片的數(shù)據(jù)接收與后續(xù)的信號處理。

明德?lián)PAD9684 ADC接口工程，已經(jīng)使用Xilinx kintex-7實現(xiàn)這個ADC的接口數(shù)據(jù)接收驅(qū)動與后續(xù)信號處理。

由于AD9684需要外部觸發(fā)時鐘輸入，需要板卡上的外部基準時鐘輸入，通過FPGA內(nèi)部的鎖相環(huán)倍頻產(chǎn)生一個時鐘輸出，以觸發(fā)AD9684采樣數(shù)據(jù)，對于Kintex-7器件，使用Vivado?的IP Catalog?配置一個PLL。

我們雙擊上圖的綠色框框，就可以進入IP核的配置界面，如下圖所示：

綠色框里面輸入需要使用的IP核名字，紅色框中設(shè)置外部基準輸入時鐘，我們這里的板子的外部晶振輸入時鐘為100Mhz，所以這里輸入100，輸入抖動我們默認。之后點擊上方的output clocks框，進入鎖相環(huán)輸出的配置。

按照上圖對其進行配置，這樣的配置表明輸出是500Mhz的時鐘，占空比是50%。使能型號我們選擇reset?跟PLL鎖定標(biāo)志信號locked。由于AD9684的觸發(fā)時鐘輸入是需要LVDS電平，所以我們在這里使能差分信號，點擊OK生成IP核。

AD9684觸發(fā)時鐘配置完后，我們配置該芯片的接收器，由于這里AD9684是并行DDR模式的LVDS數(shù)據(jù)，所以我們需要使用的Xilinx selectIO IP核。雙擊下圖的綠色框可進入IP核配置界面。

按照下圖參數(shù)選擇，配置14位LVDS電平輸入的DDR接收器：

配置完以后點擊OK生成IP核，生成后我們在TOP上對其進行例化，這里我們需要自己寫一個SPI邏輯去配置AD9684，生成比特流文件接著燒寫進板卡后就可以進行測試了。需要注意的是，在AD9684接收的數(shù)據(jù)通道與FPGA相連接的時候出現(xiàn)夸BANK行為的時候，綜合后布局布線會報錯，這里需要對其輸入數(shù)據(jù)進行約束，甚至需要將數(shù)據(jù)通道的隨路時鐘先引入鎖相環(huán)在接到我們配置好的Select IO IP核，但是這樣做會導(dǎo)致時序出錯，需要對所有數(shù)據(jù)通道進行時序約束以保證DDR接收器的建立時間與保持時間余量。如果不做時序約束，DDR接收器所采樣的數(shù)據(jù)將會出現(xiàn)誤碼。

明德?lián)PAD9684 ADC接口工程，已經(jīng)做好時序約束測試完成，AD9684的各模式也測試完畢。想要了解更多的朋友可以聯(lián)系明德?lián)P，也歡迎在評論中與我進行交流討論！

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5. 高速多通道ADDA系統(tǒng)

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