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【知乎】閂鎖效應(yīng)（Latch-up）詳解

2023-07-15 14:53 作者:ACFUN-AK 0人讀過(guò) | 我要投稿

閂鎖效應(yīng)（Latch-up）詳解

Stephenjs

南京大學(xué) 工學(xué)博士

在CMOS集成電路中，閂鎖效應(yīng)不容忽視。這篇文章將從0開(kāi)始給大家介紹閂鎖效應(yīng)（Latch-up），以及有效抑制閂鎖效應(yīng)的方法。

一、背景知識(shí)

（1）雙極結(jié)型晶體管（Bipolar Junction Transistor—BJT）

圖1展示了典型的NPN型BJT。我們以此為例展開(kāi)分析。

BJT工作時(shí)多子和少子都參與運(yùn)行，因此成為雙極型晶體管，BJT為三端器件，包括：基極（Base）、集電極（Collector）和發(fā)射極（Emitter）。其中集電區(qū)和基區(qū)之間有集電結(jié)，發(fā)射區(qū)和基區(qū)之間有發(fā)射結(jié)。在制造工藝上，發(fā)射區(qū)摻雜濃度最高，用于發(fā)射載流子；基區(qū)很薄，而且摻雜濃度最低，一般為幾微米到幾十微米，用于傳送和控制載流子；集電區(qū)摻雜濃度低于發(fā)射區(qū)，且面積大，用于收集載流子。

BJT本質(zhì)是電流放大器件，用很小的基極電流

，就能控制較大的集電極電流

，從而實(shí)現(xiàn)放大作用。BJT處于放大狀態(tài)的條件：發(fā)射結(jié)正偏，集電結(jié)反偏（對(duì)于NPN和PNP都適用）。

此時(shí)載流子動(dòng)態(tài)過(guò)程如下：

(i)因?yàn)榘l(fā)射結(jié)正偏，所以發(fā)射區(qū)向基區(qū)注入電子，形成擴(kuò)散電流

。同時(shí)從基區(qū)向發(fā)射區(qū)也有空穴的擴(kuò)散運(yùn)動(dòng)，形成電流（這是因?yàn)榘l(fā)射區(qū)的摻雜濃度遠(yuǎn)大于基區(qū)的摻雜濃度）。但其數(shù)量小，可忽略。所以發(fā)射極電流

（圖2a）。

(ii)發(fā)射區(qū)的電子注入基區(qū)后，變成少數(shù)載流子。少部分遇到空穴復(fù)合掉，形成

。所以基極電流

。大部分到達(dá)了集電極的邊緣。

(iii)因?yàn)榧姌O反偏，收集擴(kuò)散到集電區(qū)邊緣的電子，形成電流

。另外，集電結(jié)區(qū)的少子會(huì)形成漂移電流

。

（2）CMOS

CMOS是由一個(gè)PMOS和一個(gè)NMOS組成，如圖3所示。

二、Latch-up原理

Latch up 最易產(chǎn)生在易受外部干擾的I/O電路處, 也偶爾發(fā)生在內(nèi)部電路。

Latch up 是指cmos晶片中, 在電源power VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路, 它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。

Latch-up發(fā)生的條件：

(i)當(dāng)兩個(gè)BJT都導(dǎo)通，在VDD和GND之間產(chǎn)生低阻抗通路;

(ii) 兩個(gè)晶體管反饋回路（feedback loop）增益的乘積大于1（

）。

如圖4所示，在實(shí)際的CMOS器件中，P（PMOS的Source/Drain）-N(PMOS的N well)---P(P sub); N(PMOS的N well)---P(P sub)---N(NMOS的Source/Drain )形成兩個(gè)BJT。

QPNP為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的電流增益

可達(dá)數(shù)百倍；

QNPN是一側(cè)面式的NPN BJT，基極為P substrate，基極到集電極(collector)的電流增益

可達(dá)數(shù)十倍；

Rwell是nwell的寄生電阻，其值可以到20

；Rsub是substrate電阻，其值從數(shù)百到幾歐姆。

QPNP和QNPN形成npnp結(jié)構(gòu)，構(gòu)成可控硅（Silicon-controlled rectifier: SCR）電路。

當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)Latch up不會(huì)產(chǎn)生。

當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，此時(shí)BJT的發(fā)射結(jié)正偏，電流反饋到另一個(gè)BJT，最終的反饋回路引起的電流需要乘以增益

，此時(shí)為SCR的觸發(fā)。從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，VDD至GND（VSS）間形成低抗通路，Latch up由此而產(chǎn)生。

如果（

）滿(mǎn)足，兩個(gè)BJT將會(huì)持續(xù)產(chǎn)生高飽和電流，甚至在沒(méi)有觸發(fā)條件的時(shí)候。

三、Latch-up產(chǎn)生機(jī)制和抑制方法：

Latch-up產(chǎn)生機(jī)制

(i)輸入或輸出電壓（I/O的信號(hào)）高于VDD電壓，芯片產(chǎn)生大電流，導(dǎo)致latch-up;

(ii)ESD靜電加壓，可能會(huì)從保護(hù)電路中引入少量帶電載流子到阱或襯底中，導(dǎo)致latch-up;

Latch-up抑制方法

(i) 保持低于芯片的絕對(duì)最大額定值。

(ii)使用氧化物隔離槽(oxide trench)和掩埋氧化物(buried oxide)層隔離NMOS和PMOS器件：

(iii)如果不能使用oxide trench，可以使用guard rings。多子GuardRing ： P+ Ring環(huán)繞NMOS并接GND； N+ Ring環(huán)接PMOS并接VDD。使用多子保護(hù)環(huán)可以降低Rwell和Rsub的阻值，且可以阻止多數(shù)載流子到基極。少子GuardRing ：制作在N阱中的N+ Ring環(huán)繞NMOS并接VDD; P+ Ring環(huán)繞PMOS并接GND。使用少子保護(hù)環(huán)可以減少因?yàn)樯僮幼⑷氲节寤蛞r底引發(fā)的閂鎖。

（iv）減小正反饋環(huán)路的增益。減小寄生晶體管的放大倍數(shù)和Rw/Rs阻值都可以有效降低環(huán)路增益。增加阱和襯底摻雜濃度以降低Rwell和Rsub，例如，使用逆向摻雜阱。使NMOS和PMOS保持足夠的間距來(lái)降低引發(fā)SCR的可能。Sub接觸孔和Well接觸孔應(yīng)盡量靠近源區(qū)。以降低Rwell和Rsub的阻值。

參考：

https://zhuanlan.zhihu.com/p/28131813

https://zhuanlan.zhihu.com/p/47002004

https://buzztech.in/latch-up-problem-in-cmos-vlsi-design/

How guardrings prevent latch-up?

https://www.edaboard.com/showthread.php?277267-how-guard-ring-prevent-latch-up

編輯于 2020-04-05 23:28

模擬電路

CMOS

數(shù)字電路