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1、本章主要介紹FPGA的兩大制造商——Xinlinx和Altera，基于每個(gè)廠商生產(chǎn)的FPGA芯片都要在對(duì)應(yīng)的開發(fā)工具上才能進(jìn)行設(shè)計(jì)，其中Xilinx芯片的開發(fā)工具包括vivado，Altera的開發(fā)工具是Quartus。

2、本章通過一個(gè)上板例程來介紹quartus prime軟件的使用方法。
3、這是ALTERA的文檔

第一篇?FPGA基礎(chǔ)知識(shí)

第四章 FPGA開發(fā)平臺(tái)介紹

第1節(jié)?開發(fā)環(huán)境

對(duì)于初學(xué)者而言，首先需要了解的是FPGA的開發(fā)需要有對(duì)應(yīng)的開發(fā)環(huán)境。目前兩大FPGA制造廠商分別是Xilinx和Altera（目前已被Intel收購(gòu)），而每個(gè)廠商生產(chǎn)的FPGA芯片都需要在對(duì)應(yīng)的開發(fā)工具上才能夠進(jìn)行設(shè)計(jì)。Xilinx芯片的開發(fā)工具包括Vivado和ISE（推出Vivado平臺(tái)后，Xilinx已經(jīng)不考慮升級(jí)ISE版本），Altera芯片的開發(fā)工具是Quartus。本書以Quartus prime開發(fā)工具為例來詳細(xì)介紹FPGA的開發(fā)設(shè)計(jì)流程。

Quartus prime?是Altera公司為其生產(chǎn)的FPGA芯片所設(shè)計(jì)的一款開發(fā)軟件，其軟件內(nèi)嵌自有的綜合器以及仿真器，可以支持原理圖、VHDL、Verilog HDL以及AHDL（Altera Hardware?支持Description Language）等多種設(shè)計(jì)輸入形式，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

Altera Quartus prime是Altera被Intel收購(gòu)后在已完成開發(fā)的quartus II軟件基礎(chǔ)上開發(fā)的新軟件。作為一種可編程邏輯的設(shè)計(jì)環(huán)境，該軟件強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口使其越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。Altera的Quartus prime可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)，該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容，其改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具（15.1以及更高版本）。工程師可以使用同樣的低價(jià)位工具對(duì)Stratix FPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，同時(shí)可以設(shè)計(jì)HardCopyStratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartusprime軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。

第2節(jié)?軟件界面
在Quartus prime軟件中進(jìn)行開發(fā)工作的頂級(jí)組織單元叫做工程（Project），一個(gè)工程可以代表一個(gè)完整的軟件解決方案。工程師設(shè)計(jì)的每一個(gè)工程文件都應(yīng)該保存在單一的一個(gè)文件夾中。因此，開始一個(gè)新的邏輯電路設(shè)計(jì)的第一步就是新建一個(gè)文件夾來保存文件。接下來，筆者將詳細(xì)介紹如何新建一個(gè)工程。為了保存此次的設(shè)計(jì)文件，在D盤新建一個(gè)introtutorial文件夾。本次運(yùn)行的范例為一個(gè)簡(jiǎn)單的雙路燈控電路。打開Quartus prime軟件后將看到類似于圖1.4- 1的畫面。此主界面中包括若干窗口，用戶可使用鼠標(biāo)選擇以訪問Quartus prime軟件的相關(guān)功能。Quartus prime提供的大多數(shù)命令都可用菜單形式來訪問。例如，在圖1.4- 1所示的主界面中，左鍵點(diǎn)擊File標(biāo)簽，可打開如圖1.4- 2所示的菜單。用左鍵單擊Exit可退出?Quartus ?prime軟件。

圖1.4- 1Quartus prime18.1主界面

圖1.4- 2File菜單一例
對(duì)于有些命令，需要連續(xù)訪問兩個(gè)或以上的菜單才可以使用。

第3節(jié)?第一個(gè)上板例程

本教材中涉及的所有案例，均是在Quartus prime18.1精簡(jiǎn)版開發(fā)軟件上進(jìn)行。其他版本的軟件在界面上會(huì)略有不同，為了避免未知的錯(cuò)誤，筆者建議讀者統(tǒng)一使用此版本。

本章將介紹Quartusprime軟件的基本特征，并展示如何使用Verilog硬件描述語言來設(shè)計(jì)和實(shí)現(xiàn)電路功能。通過本章節(jié)的學(xué)習(xí)，讀者將掌握以下幾方面的內(nèi)容：

1、新建工程；

2、使用Verilog代碼錄入設(shè)計(jì)；

3、將綜合的電路布局到Altera FPGA?；

4、分配電路的輸入輸出到FPGA上的指定引腳；

5、編程配置教學(xué)板上的FPGA芯片。

3.1?新建工程

?按如下步驟新建工程：

1.?選擇File>New Project Wizard，以打開圖1.4-3所示窗口，可通過勾選Don't show methis introduction again跳過此窗口步驟。隨后單擊Next，此時(shí)會(huì)出現(xiàn)圖1.4-4所示窗口。

圖1.4- 3引導(dǎo)的任務(wù)顯示

圖1.4- 4創(chuàng)建新的工程

2.?工程保存在新建的工作文件夾introtutorial下（讀者也可以使用自己設(shè)定的文件夾），工程必須有一個(gè)名字，通常情況下工程名與頂層設(shè)計(jì)實(shí)體的名字相同。如圖1.4-4所示，選擇light作為工程名和頂層實(shí)體名。單擊Next。因?yàn)檫€未創(chuàng)建introtutorial文件夾，Quartus prime會(huì)彈出一個(gè)對(duì)話框，詢問是否新建所需文件夾，如圖1.4-5所示。單擊Yes后將會(huì)出現(xiàn)圖1.4-6所示的窗口。

圖1.4- 5提示創(chuàng)建文件夾

圖1.4- 6工程類型

圖1.4- 7添加用戶指定設(shè)計(jì)文件

3.?如果沒有已存在的設(shè)計(jì)文件，單擊Next，將會(huì)打開如圖1.4-8所示的界面。

圖1.4- 8選擇器件家族和指定的器件

4. 教學(xué)板采用的器件為Cyclone ⅣE EP4CE15F23C8。此處選擇Cyclone ⅣE器件家族。單擊Next后出現(xiàn)圖1.4-9所示界面，在此界面下選定第三方EDA仿真工具，并選擇硬件描述語言為Verilog HDL。

圖1.4- 9指定第三方EDA工具和Verilog HDL

5.?用戶可指定一些第三方EDA工具。不改變默認(rèn)，隨后單擊Next，出現(xiàn)圖1.4-10所示窗口。

圖1.4- 10工程設(shè)置總覽

6.?設(shè)置總覽如圖1.4-10所示。單擊Finish，返回Quartus prime主體窗口。標(biāo)題欄將顯示light工程，如圖1.4-11所示。

圖1.4- 11Quartus prime顯示已建工程

至此，一個(gè)工程新建完畢，接下來將進(jìn)入邏輯代碼的設(shè)計(jì)。

3.2?代碼設(shè)計(jì)

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1、本視頻主要介紹2種verilog語言編輯器的用法，一種是quartus prime自帶的官方編輯器，一種是GVIM；還介紹了工程模塊中添加文件的方法。ALTERA的視頻

?以雙路的燈控電路作為一個(gè)設(shè)計(jì)范例，其數(shù)字邏輯如圖1.4-12所示。此燈可由x1和x2兩個(gè)按鍵共同控制，當(dāng)按鍵按下表示為邏輯0，其真值表也同時(shí)在圖中給出。注意輸入x1和x2是異或的關(guān)系，但是在設(shè)計(jì)中仍然用最簡(jiǎn)單的與或非門來顯示。

圖1.4- 12燈控電路

將上面的數(shù)字邏輯用硬件描述語言Verilog代碼來描述。注意，此模塊的名稱仍為?light，其與圖1.4-4所示的名稱一致。可以使用任何可存儲(chǔ)ASCprime碼的文本編輯器或者使用Quartus prime自帶的編輯器進(jìn)行該代碼的編輯。當(dāng)然，理論上模塊的名稱可以任意設(shè)定，此處設(shè)計(jì)的名稱與頂層Verilog模塊的名稱一致是設(shè)計(jì)的慣例。文件名稱必須帶.v擴(kuò)展名用以指示此文件為?Verilog文件。綜上所述，本模塊使用light.v這一名稱。

圖1.4- 13圖1.4-12所示電路的Verilog代碼

3.2.1使用官方編輯器

?本節(jié)將展示如何使用Quartus prime軟件中的文本編輯器。喜歡使用其他文本編輯器來創(chuàng)建Verilog源文件的讀者可以跳過此節(jié)。

首先選擇File>New打開圖1.4-14所示窗口，選擇?Verilog HDL File后單擊OK，打開文本編輯器窗口。第一步是指定所創(chuàng)建的文件的名稱。選擇File>Save As，打開圖1.4-15所示的對(duì)話框來命名并保存文件。選擇存儲(chǔ)類型為Verilog HDL File，填寫文件名稱為light.v。單擊Save，打開圖1.4-16所示窗口，在文本編輯界面中輸入上圖中的代碼，輸入完畢后使用快捷鍵Ctrl+S保存該文件。

圖1.4- 14選擇新建的文件類型

圖1.4- 15命名文件

圖1.4- 16文本編輯器窗口

3.2.2使用GVIM編輯器

在上一節(jié)，筆者為大家詳細(xì)介紹了使用官方文本編輯器來編寫Verilog代碼的方法。事實(shí)上，也可以選擇使用其他文本編輯工具來提高編寫、修改代碼的效率。筆者按照個(gè)人的使用習(xí)慣在此推薦一款文本編輯器GVIM，并展示如何使用該軟件來設(shè)計(jì)Verilog代碼。

首先，打開GVIM軟件，打開文件>另存為。在彈出的圖1.4-17界面中將文件名寫為.v格式，表示創(chuàng)建一個(gè)Verilog語言設(shè)計(jì)文本。這樣在創(chuàng)建的文本編輯界面中，會(huì)高亮顯示Verilog語法中的一些關(guān)鍵字。在此文本編輯界面中對(duì)案例中的代碼進(jìn)行編寫，如圖1.4-18所示。

圖1.4- 17將文件名保存為.v后綴

圖1.4- 18使用GVIM編寫案例中的代碼

該軟件在使用中還有許多使用技巧，在下面的章節(jié)中針對(duì)軟件的使用會(huì)進(jìn)行詳細(xì)介紹。

3.2.3添加文件

? 一個(gè)工程中可以包含許多個(gè)模塊，每個(gè)模塊又可以保存為一個(gè)獨(dú)立的文件。正如圖1.4-7所討論的那樣，設(shè)計(jì)師可以告訴Quartus prime軟件哪些文件是當(dāng)前工程的一部分。在前面的案例中如果要查看當(dāng)前l(fā)ight工程中已包含的文件列表，可以選擇Assignment>Setting>File，隨后可以打開圖1.4-17所示界面。另外一個(gè)操作方法是選擇?Project>Add/Remove Files in Project。

? 使用Quartus prime文本編輯器創(chuàng)建文件時(shí)勾選Add file to current project選項(xiàng)，所創(chuàng)建文件即可自動(dòng)加入到工程文件列表。如果使用的不是Quartus prime自帶的文本編輯器，那么在打開圖1.4-19所示的界面查看列表中的文件時(shí)，列表中沒有所創(chuàng)建的文件，此時(shí)必須手動(dòng)添加文件到工程文件列表中。具體操作方法為：?jiǎn)螕魣D1.4-19中?File Name方框后的按鈕，彈出圖1.4-20所示對(duì)話框，選擇light.v后單擊Open即可將該文件添加到工程文件列表中。此時(shí)再次查看圖1.4-19界面，可以看到所添加的文件已經(jīng)進(jìn)入文件列表。需要注意的是，在大多數(shù)案例中Quartus prime軟件可根據(jù)各個(gè)實(shí)體自動(dòng)找到正確的文件，即使沒有將文件添加到工程中也沒有問題。然而，對(duì)于包含許多文件的復(fù)雜工程，將所需文件按照上述方法一個(gè)個(gè)添加到工程中去是一個(gè)很好的設(shè)計(jì)慣例。

圖1.4- 19設(shè)置窗口

圖1.4- 20選擇文件

3.3?編譯設(shè)計(jì)電路

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1、設(shè)計(jì)完整個(gè)工程后，要經(jīng)過quartus prime軟件中幾個(gè)工具的處理，分別是分析代碼、綜合電路以及生成目標(biāo)芯片的實(shí)現(xiàn)內(nèi)容。這些應(yīng)用工具被聚合在一起，統(tǒng)稱為編譯器。

2、本視頻介紹編譯器的使用、管腳分配方法。

3、ALTERA的視頻

設(shè)計(jì)完整個(gè)工程之后，要經(jīng)過Quartus prime軟件中幾個(gè)工具的處理，分別是分析代碼、綜合電路以及生成目標(biāo)芯片的實(shí)現(xiàn)內(nèi)容。這些應(yīng)用工具被聚集在一起，統(tǒng)稱為編譯器。

選擇Processing>StartCompilation運(yùn)行編譯器，或者單擊?按鈕運(yùn)行。在編譯過程中，Quartus prime的左邊會(huì)顯示編譯的進(jìn)度過程。當(dāng)進(jìn)度到達(dá)100%即表示編譯成功。

當(dāng)編譯成功后，可以通過?按鈕手動(dòng)打開編譯報(bào)告。

圖1.4- 21編譯通過時(shí)的報(bào)告

?在此窗口的左面列出了許多信息的列表，其中比較有價(jià)值的信息是此工程使用的芯片資源情況。如圖1.4-21所示，本工程使用到了1個(gè)邏輯單元（LE）和3個(gè)引腳資源。

在編譯期間，Quartus prime在消息窗口會(huì)顯示生成的消息。如果此工程編譯通過，其中一條消息會(huì)顯示編譯成功，沒有產(chǎn)生錯(cuò)誤。

?如果工程編譯不通過，那么就代表設(shè)計(jì)的Verilog代碼中至少有一個(gè)或以上錯(cuò)誤。在這種情況下與代碼中錯(cuò)誤對(duì)應(yīng)的消息就會(huì)在消息窗口顯示。雙擊某條錯(cuò)誤信息，該信息將會(huì)滾動(dòng)顯示完整并且打開Quartus prime自帶文本編譯器，將Verilog代碼中處出現(xiàn)錯(cuò)誤的地方高亮顯示。類似的，編譯器也會(huì)顯示許多警告消息，同樣的方法也適用于查看完整的警告消息。如果想獲取針對(duì)于某條錯(cuò)誤或警告消息的更多報(bào)告信息，可選住此報(bào)告后按F1功能鍵即可進(jìn)行查看。

為了演示上述的現(xiàn)象，將模塊light.v的最后一行改成endmodules后重新進(jìn)行編譯。Quartus prime彈出對(duì)話框，顯示編譯不通過，編譯報(bào)告如圖1.4-22所示，單擊OK以確認(rèn)。在消息窗口單擊Error標(biāo)簽，顯示圖1.4-23所示消息。雙擊第一條錯(cuò)誤信息后Quartus prime文本編輯器打開light.v模塊，可以看出最后一行被高亮顯示，如圖1.4-24所示。修正代碼后重新進(jìn)行編譯，此時(shí)工程編譯可以通過。

圖1.4- 22編譯不通過時(shí)的報(bào)告

圖1.4- 23錯(cuò)誤信息

圖1.4- 24指示錯(cuò)誤代碼的位置

3.4?引腳分配
使用開發(fā)板上的LED6(連接的信號(hào)線為L(zhǎng)ED1_NET)代表f，sw0和sw1分別代表x1和x2，所需引腳如圖1.4-25所示。選擇Assignments>PinPlanner（或單擊按鈕），打開圖1.4-26所示窗口，在下方Location下面輸入要配置的引腳信息。

圖1.4- 25所需引腳原理圖

圖1.4- 26引腳分配

3.5?編程及配置FPGA器件

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1、設(shè)計(jì)完整個(gè)工程后，要經(jīng)過quartus prime軟件中幾個(gè)工具的處理，分別是分析代碼、綜合電路以及生成目標(biāo)芯片的實(shí)現(xiàn)內(nèi)容。這些應(yīng)用工具被聚合在一起，統(tǒng)稱為編譯器。本視頻介紹編譯器的使用、管腳分配方法。

2、ALTERA的視頻

引腳分配完畢之后，需要重新進(jìn)行一次全編譯。當(dāng)全編譯通過后Quartus prime軟件即可生成可以燒錄到FPGA中的配置文件。將下載器USB-Blaster與FPGA開發(fā)板進(jìn)行連接，打開FPGA開發(fā)板電源后回到Quartus prime主界面，選擇Tools>Progrmmer或單擊?按鈕，打開圖1.4-27所示窗口，選擇配置模式Mode為JTAG。在缺省情況下，USB-Blaster沒有被選中，單擊HardwareSetup按鈕，在彈出的窗口選擇USB-Blaster即可選定下載器，如圖1.4-28所示，單擊Close完成配置并退出。

圖1.4- 27程序燒錄窗口

圖1.4- 28硬件設(shè)置窗口

如圖1.4-29所示，待燒錄進(jìn)FPGA的配置文件light.sof已被列入窗口。如果該文件沒有列入窗口，則單擊Add File手動(dòng)選擇燒錄文件light.sof加入。該文件是一個(gè)由編譯器的匯編模塊生成的二進(jìn)制文件，其包含配置FPGA器件的數(shù)據(jù)。其中，.sof文件后綴表示?SRAM目標(biāo)文件（SRAM Object File）。選中的器件為EP4CE15F23，勾選Program/Configure選項(xiàng)，單擊?Start開始下載。

圖1.4- 29下載SRAM目標(biāo)文件

? ? 注意，在使用前需要安裝下載器的驅(qū)動(dòng)程序。

? ? USB-Blaster用戶，請(qǐng)參考http://www.altera.com.cn/literature/ug/ug_usb_blstr.pdf

? ? Byte-Blaste-rprime用戶，請(qǐng)參考http://www.altera.com.cn/literature/ug/ug_bbprime.pdf

? ? Ethernet-Blaster用戶，請(qǐng)參考http://www.altera.com.cn/literature/ug/ug_ebcc.pdf

3.6?在線調(diào)試

? 下載完畢后即可進(jìn)行電路的測(cè)試，利用sw0和sw1輸入所有可能值，觀察LED亮滅是否和預(yù)期保持一致。如果與預(yù)期不致，那么就需要去定位問題，此時(shí)將使用到SINGNALTAP工具，具體使用方法請(qǐng)參照下一章內(nèi)容。

3.7?固化程序

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? ? 將.sof格式的配置文件燒錄到FPGA中后，F(xiàn)PGA無法完成配置文件的保存，在下一次上電的時(shí)候，F(xiàn)PGA內(nèi)部仍為空白。如果不希望每次上電后再次手動(dòng)的將配置文件燒錄到FPGA芯片內(nèi)部，可以通過程序固化的方式，將配置文件燒錄到FPGA芯片外部掉電不丟失數(shù)據(jù)的Flash存儲(chǔ)器中。這樣在每次上電的時(shí)候便可以自動(dòng)的完成配置，外部存儲(chǔ)器就會(huì)自動(dòng)的將配置文件下載到FPGA中。下面筆者來介紹一下程序固化的具體步驟。

? ? 首先，打開File>ConvertProgramming File，在Programming file type選項(xiàng)中選擇.jic文件格式。

圖1.4- 30更改燒錄文件類型

? 如圖1.4-30所示，將待燒錄文件類型更改為.jic格式后，在Configuration Device選項(xiàng)中選擇設(shè)備配置為EPCS64，在Input files to convert?欄中，選擇Flash Loader后點(diǎn)擊Add Device按鈕。隨后選擇FPGA器件型號(hào)，選擇芯片型號(hào)為EP4CE15，彈出如圖1.4-31所示窗口后點(diǎn)擊OK。

圖1.4- 31為FPGA芯片加載外部Flash

?接下來需要將.sof配置文件轉(zhuǎn)為.jic格式，點(diǎn)擊SOF Data，如圖1.4-32所示，選擇相應(yīng)的.sof配置文件。點(diǎn)擊Generate按鈕，生成.jic文件。

圖1.4- 32轉(zhuǎn)換.jic格式配置文件

?回到Programmer界面，點(diǎn)擊Add File按鈕，在文件夾下選擇相應(yīng)的.jic文件。如圖1.4-32所示，將該文件加入之后在界面上將.sof格式文件（通常情況下在第一行）取消勾選，在名稱含有.jic的文件選項(xiàng)中，勾選以下幾個(gè)選項(xiàng)：Program/configure，Verify，Blank-Check。勾選Program/configure時(shí)其他文件的該選項(xiàng)也會(huì)自動(dòng)勾選。

圖1.4- 33選擇固化配置文件

隨后點(diǎn)擊Start按鈕，進(jìn)行程序固化。