verilog是什么，verilog的用途和特征是什么
verilog是什么
Verilog一般指Verilog?HDL。Verilog?HDL是一種硬件描述語言（HDL:Hardware?DescripTIon?Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，
用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。?
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Verilog?HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway?Design?AutomaTIon公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。
Verilog發(fā)展歷史
1、1981年Gateway AutomaTIon（GDA）硬件描述語言公司成立。
2、1983年該公司的Philip Moorby首創(chuàng)了Verilog HDL，Moorby后來成為Verrlog HDL-XL的主要設(shè)計者和Cadence公司的第一合伙人。
3、1984-1985年Moorby設(shè)計出第一個關(guān)于Verilog HDL的仿真器。
4、1986年Moorby對Verilog HDL的發(fā)展又做出另一個巨大的貢獻(xiàn)，提出了用于快速門級仿真的XL算法。
5、隨著Verilog HDL-XL的成功，Verilog HDL語言得到迅速發(fā)展。
6、1987年Synonsys公司開始使用Verilog HDL行為語言作為綜合工具的輸入。
7、1989年Cadence公司收購了Gateway公司，Verilog HDL成為Cadence公司的私有財產(chǎn)。
8、1990年初Cadence公司把Verilog HDL和Verilog HDL-XL分開，并公開發(fā)布了Verilog HDL.隨后成立的OVI（Open Verilog HDL InternaTIonal）組織負(fù)責(zé)Verilog HDL的發(fā)展，OVI由Verilog HDL的使用和CAE供應(yīng)商組成，制定標(biāo)準(zhǔn)。
9、1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認(rèn)為Verilog HDL-XL是最好的仿真器。同時，OVI推出2.0版本的Verilong HDL規(guī)范，IEEE接收將OVI的Verilog HDL2.0作為IEEE標(biāo)準(zhǔn)的提案。
10、1995年12月，IEEE制定了Verilog HDL的標(biāo)準(zhǔn)IEEE1364-1995.
任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語言是以一種高級語言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實現(xiàn)RTL級仿真，用以驗證設(shè)計的正確性，而不必像在傳統(tǒng)的手工設(shè)計過程中那樣，必須等到完成樣機后才能進行實測和調(diào)試。
?verilog的特征??
?1、采用verilog?HDL?進行電路設(shè)計的最大優(yōu)點是設(shè)計與工藝無關(guān)系，這使得設(shè)計在進行電路設(shè)計時可以不必過多考慮工藝實現(xiàn)時的具體細(xì)節(jié)，只需要根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路。??
?2、能夠在每個抽象層次的描述上對設(shè)計進行仿真驗證，及時發(fā)現(xiàn)可能存在的設(shè)計錯誤，縮短設(shè)計周期，并保證整個設(shè)計過程的正確性;??
?3、能夠在不同的抽象層次上，如系統(tǒng)級、行為級、RTL?（RegisterTransfer?Level）?級、門級和開關(guān)級，對設(shè)計系統(tǒng)進行精確而簡練的描述。
Verilog邏輯門級描述??
邏輯門級描述的抽象級別較低，僅次于晶體管級。
實際的硬件電路往往都是以邏輯門級網(wǎng)表作為基礎(chǔ)構(gòu)建的，而設(shè)計人員常常會在進行更高抽象級別的設(shè)計。
盡管如此，邏輯門級的設(shè)計還是更接近真實電路形式。
Verilog提供了一系列邏輯門原語（Primitive）供用戶使用。例如，非（not）、與門（and）、或門（or）、與非門（nand）、或非（nor）、異或（xor）、同或（xnor）。邏輯門原語和模塊類似，可以通過實例引用的方式使用。?
Verilog晶體管級描述
Verilog能夠在低抽象級別對電路進行描述，是它的一個重要特點。
Verilog中提供了多種晶體管級（也稱開關(guān)級）元件類型，包括N型金屬氧化物半導(dǎo)體場效應(yīng)管（關(guān)鍵字為nmos）、P型金屬氧化物半導(dǎo)體場效應(yīng)管（關(guān)鍵字為pmos）、互補式金屬氧化物半導(dǎo)體（關(guān)鍵字為cmos）、帶阻抗的互補式金屬氧化物半導(dǎo)體（關(guān)鍵字為rcmos）、電源單元（關(guān)鍵字為supply1）、接地單元（關(guān)鍵字為supply0）等。所有的晶體管都可以設(shè)置延遲屬性。設(shè)計人員可以利用這些低抽象級元件構(gòu)建所需要的邏輯門或直接構(gòu)成其他高級組件。
verilog的用途
Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由GDA（Gateway Design Automation）公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。1990年CADENCE公司公開發(fā)表了Verilog HDL，并成立LVI組織以促進Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995.
Verilog HDL的最大特點就是易學(xué)易用，如果有C語言的編程經(jīng)驗，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計等相關(guān)課程內(nèi)部進行講授，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路的經(jīng)驗。與之相比，VHDL的學(xué)習(xí)要困難一些。但Verilog HDL較自由的語法，也容易造成初學(xué)者犯一些錯誤，這一點要注意。
