4、反相器
2023-04-03 23:50 作者:sjenixnkendnjdb | 我要投稿
Practice:?Create a module that implements a NOT gate.
翻譯：搞一個(gè)反相器。
module top_module( input in, output out );
assign out = !in;?
endmodule
注：在Verilog中，取反有兩種，一種是~（按位取反）：它的含義是全部位取反，如1101，按位取反后為0010；一種為！，這種只能取一位，如！1=0,同時(shí)當(dāng)多位時(shí)，如011，只要有一位不為0，我們就認(rèn)為其為1，則！011 = 0，與此同時(shí)！000 = 1。
標(biāo)簽：
